《EDA技术及其应用》第4章 VHDL设计进阶-教学课件（非AI生成）.pptx

第四章VHDL设计进阶1.组合逻辑电路设计门电路、编码器、译码器、加法器、三态电路、双向电路、数据选择器、数据比较器等2.时序逻辑电路设计触发器、移位寄存器、计数器等1

第四章VHDL设计进阶学习要点：掌握：工具软件的VHDL语言的输入设计方法和相关语法知识；各种组合逻辑电路和时序逻辑电路设计方法。2

一、组合逻辑电路设计1.基本门电路设计（1）与非门电路（二输入与非门、三输入与非门、四输入与非门等）?二输入与非门的逻辑表达式：二输入与非门的真值表输入输出ABY001011101110二输入与非门的电路符号3

二输入与非门VHDL描述方法一：二输入与非门VHDL描述方法二：CASE语句的书写格式：CASE条件表达式ISWHEN选择值=顺序语句1；WHEN选择值=顺序语句2；?[WHENOTHERS=顺序语句n]；ENDCASE;1）首先计算ab值；2）并置操作符“”4

（2）二输入异或门?二输入异或门的逻辑表达式：二输入与非门的真值表二输入与非门的电路符号1）依据逻辑表达式5

2）依据真值表6

（3）其他基本逻辑门电路y1=aandb;y2=aorb;——构成与门——构成或门y3=nota;——构成非门y4=anorb;——构成或非门y5=not(axorb);——构成异或非门7

2.编码器设计用一组二进制代码按一定规则表示给定字母、数字、符号等信息的方法称为编码，能够实现这种编码功能的逻辑电路称为编码器。8线-3线编码器真值表（1）8线-3线编码器8

1）依据真值表8线-3线编码器真值表注明：使用STD_LOGIC_VECTOR类型时，一定要表明数组的宽度，即位宽。9

2）依据逻辑表达式8线-3线编码器逻辑表达式：???8线-3线编码器真值表10

（2）优先编码器设计74148优先编码器真值表EI：输入使能信号，低电平有效，若EI=1则74148不工作，若EI=0,则74148正常工作；各输出端的逻辑表达式：?GS：判断输入端是否有输入，若有输入则GS=0，若没有输入则GS=1；EO：输出使能信号，用于多片级联。11

1）依据逻辑表达式12

2）依据真值表74148优先编码器真值表13

74148优先编码器真值表14

3.译码器设计译码器是编码的逆过程，其功能是将具有特定含义的二进制码进行辨别，并转换成控制信号。具有译码功能的逻辑电路称为译码器。（1）2线-4线译码器2线-4线译码器的真值表选择信号赋值语句15

库名程序包包中预定义内容stdstandardVHDL类型，如bit，bit_vectorieeestd_logic_1164定义std_logic，std_logic_vector等ieeenumeric_stdieeestd_logic_arith定义有符号与无符号类型，及基于这些类型上的算术运算。ieeestd_logic_signed定义了基于std_logic与std_logic_vector类型上的有符号的算术运算。ieeestd_logic_unsigned定义了基于std_logic与std_logic_vector类型上的无符号的算术运算。几种常用的程序包：16

（2）3线-8线译码器3线-8线译码器74138的真值表17

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（3）7段数码显示译码器g—a19

4.加法器设计（1）4位二进制全加器4位二进制全加器的RTL电路图20

（2）8位二进制全加器A和B是两个8位二进制数，Cin是低位进位位，S是A、B相加之和，Co是A、B相加之后的进位位。21

VHDL语言结构体的描述方式常用的描述方式主要有：行为表述数据流描述结构描述混合描述22

结构体的行为描述行为描述依据设计实体的功能或算法对结构体进行描述。3线-8线译码器74138的真值表特点：行为描述只描述输入和输出的行为，与结构无关23

结构体的数据流描述即逻辑描述，采用并行信号的赋值语句完成。8线-3线编码器真值表24

结构体的结构描述结构描述是从设计实体的内部结构对结构体进行描述，给出该实体所包含的模块或元件的相互连接关系。ARCHITECTUREstructOFmux21ISCOMPONENTand21PORT(i0,i1:INSTD_LOGIC;