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1第5章组合逻辑设计实践文档标准和电路定时常用的中规模组合逻辑器件数字逻辑设计及应用
2内容回顾译码器译码器的级联利用译码器实现逻辑电路二－十进制译码器七段显示译码器编码器优先编码器二进制编码器A0A1A2I0I72n个输入n个输出
使能输入输入输出使能输出，用于级联EO选通输出GSEI_L有效没有输入请求EO_L有效EIEI_L有效有输入请求GS_L有效P265图5－50表5－23
A2A1A0GSEOEII7I0A2A1A0GSEOEII7I0Q15_LQ8_LQ7_LQ0_LY0Y1Y2Y3GS2个74x148级联为16－4优先编码器
输入：由8?64，需8片74x148每片优先级不同（怎样实现？）保证高位无输入时，次高位才工作——高位芯片的EO端接次高位芯片的EI端用8-3优先编码器74x148级联为64-6优先编码器A2A1A0GSEOEII7I0片间优先级的编码——利用第9片74x148每片的GS端接到第9片的输入端第9片的输出作为高3位（RA5～RA3）片内优先级片间优先级输出：6位低3位高3位8片输出A2～A0通过或门作为最终输出的低3位RA2～RA0
分析判定优先级电路：（利用74x148）8个___电平有效输入I0_L～I7_L，_____的优先级最高地址输出A2～A0，____电平有效若输出AVALID高电平有效，则表示_______________A2A1A0GSEOEI74x148I7I0I0_LI7_LA2A1A0AVALID低I0_L至少有一个输入有效高P3285.48
设计判定优先级电路：（利用74x148）8个输入I0～I7高电平有效，I7优先级最高地址输出A2～A0，高电平有效如果没有输入有效，为111且输出IDLE有效I7I0A2A1A0IDLEA2A1A0GSEOEII7I074x148P3285.47
5.6三态器件三态缓冲器（三态驱动器）74x125：低电平使能，输出不反相74x126：高电平使能，输出不反相独立使能74x541：两个公共使能端，低电平使能，施密特触发输入，输出不反相（P272图5-57）标准SSI和MSI三态缓冲器
冲突（fighting）ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSSRC0SSRC1SSRC2利用使能端进行时序控制三态器件允许信号共享单个“同线”（partyline）典型的三态器件，进入高阻态比离开高阻态快P0P1P7SDATA
min(tpZLmin,tpZHmin)P1P2P3截止时间SSRC[2:0]EN2_L,EN3_L7max(tpLZmax,tpHZmax)120SDATA1EN1342P73P056
A1A8G1G2Y1Y774x541DB[0:7]A1A8G1G2Y1Y774x541数据总线（DataBus）的表示法
利用三态缓冲器实现数据双向传送A1B1DIR总线收发P273图5－59DIRG_L
5.7多路复用器（multiplexer）又称多路开关、数据选择器（缩写：mux）在选择控制信号的作用下，从多个输入数据中选择其中一个作为输出。ENSELD0Dn-1YEnable使能Select选择n个1位数据源数据输出（1位）ENSELD0Dn-1Y使能选择n个b位数据源数据输出（b位）
EN_LCBAYY_L1XXX0000000100100011010001010110011101D0D0’D1D1’D2D2’D3D3’D4D4’D5D5’D6D6’D7D7’8输入1位多路复用器74x151真值表ABC
输入G_LS1X000100011A2A3A4A1B2B3B4B2输入4位多路复用器74x157真值表输出1Y2Y3Y4Y1A2A3A4A
双4选11G_L2G_LBA1Y2Y11XX00000001001000110
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