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CadenceDDR3设计套件使用指南：CadenceDDR3Design-inKituserGuide
DocScope:Cadence16.5
DocNumber:SFTC11004
Author:Mars
CreateDate:2012-1-11
Rev:1.00
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目录
1.1CadenceDDR3设计套件3（
1.LI设计套件的介绍3（
1.1.2设计套件的结构4（
1.1.3需要用到的DA工具4（
1.1.4推荐使用流程4（
1.1.5安装套件5（
1.2通过向功能使用DDR3设计套件6（
1.2.1生成项目6（
1.2.2在TimingD函gner里面估算传输延迟7（
1.221写操作的参数设置8（
1.222读操作的参数设置1（3
1.2.2.3地址信号的参数设置1（5
1.2.3在SigXplorer里面选择buffer进行仿真和测量1（6
123.1数据写操作的仿真1（7
1.2.3.2数据读操作的仿真1（9
1.2.3.3数据选通S（trobe信号的仿真2（1
1.2.3.4时钟信号的仿真2（4
1.2.4时序关联的拓扑仿真2（6
1.2.5产生电气规则E（Csets3（1
1.2.6验证时序3（3
1.2.7应用规则3（6
1.2.8在板上运行总线仿真3（9
1.3双Slot系统的设计方法4（2
1.3.1写操作条件分析一4（2
1.3.2写操作条件分析二4（4
1.3.3读操作的分析4（4
1.4采用实际的DIMM板分析4（6
1.4.1分别提取DIMM的拓扑4（6
1.4.2拓扑结构合并及仿真分析4（9
1.4.3分析每个Slot是否满足约束5（0
SOFGR
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1.1CadenceDDR3设计套件
1.1.1设计套件的介绍
DDR3的设计套件为用户提供了从头至尾的DDR3设计解决方案。这个套件包
括模型、拓扑结构、时序参数、自定义测量参数、电气规则设置、PCB实例、以
及一个带有向功能的引流程界面。利用这个套件可以生动地体现CadencePCB
SI结合TimingDesigner工具来解决实际问题的重大意义和价值。
这个DDR3设计套件仅仅是用作一般性的应用，但用户也可以经过自定义的配
置去满足一些不同的需求：
•内存控制器和内存颗粒的10缓冲器的模型可以根据供应商来选择；
•连接器的模型可以根据实际情况选择；
•拓扑的实例可以自己产生；
•时序参数设置可以根据供应商的Spec来确定；
•相对传输延迟的约束条件产生的方法；
•根据不同AC阈值采用合适的ye-mask;
•可以根据需求增加定制化的参数测量
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Connector
Moel
Timing/Deration
Memory
Moel
ControllerMoel
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1.1.2设计套件的结构
•速率
800/1066/
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