10GSPS双通道任意波形合成模块硬件设计与实现.pdf

摘要

为满足各行业提出越来越高的测试要求，任意波形发生器正朝着高采样率、深

存储和通道精确同步的方向不断发展。本课题以10GSPS双通道任意波形合成模

块的硬件设计为目标，重点解决设计中面临的高速大容量存储、高速数据传输接口

同步以及宽带高分辨率时钟合成等方面的技术难题。主要工作包括如下：

1、总体方案设计。通过分析DDFS和DDWS两种波形合成技术对存储器的

访问特点，结合本课题4G样点每通道的存储要求，在对比多种存储器性能的基础

上选择DDWS实现波形合成，并确定“FPGA+DDR3SDRAM+DAC”的系统框架；

针对宽带高分辨的采样时钟要求，采用DDS激励PLL的时钟合成方法，实现

2.5GHz~5.0GHz频率范围和100Hz分辨率的指标要求；针对DDR3SDRAM的复

杂读写控制和数据读取不连续问题，采用存储器接口控制IP核与异步FIFO相结

合的数据读取与处理方案，将DDR3SDRAM的输出处理成均匀、连续的数据流；

针对通道精确同步要求，通过分析多片JESD204B接口DAC的同步需求，并设计

基于JESD204B确定性延迟的DAC同步方案；针对精密延迟与大动态调节范围要

求，设计基于波形数据点粗调和采样时钟精调的通道定时方案，实现250fs延迟步

进和±2ns延迟范围的指标要求；针对400ps脉宽且可同步marker信号的合成与调

理，选择与波形数据源同源的数据标记合成法合成marker信号，并设计“延迟线

+PinDriver”的高速信号调理方案。

2、硬件电路设计。根据12.5Gbps的通道速率计算出JESD204B关键链路参

数，并完成DAC——AD9166与FPGA——XCKU060之间的收发端电路设计；通

过扇出器HMC7044合成DAC同步所需的关键时钟，并等长分配至2片DAC与

FPGA；通过抖动衰减器Si5319与PLL芯片ADF4355，对DDS芯片AD9954输出

的12.5MHz~25MHz进行200倍频得到小于100Hz分辨率、2.5GHz~5.0GHz的采

样时钟；通过HMC7044延迟功能和延迟线HMC911，实现采样时钟在25ps内的

250fs延迟精调；通过高速引脚驱动器ADATE209和延迟线SY100EP196V，分别

实现marker信号-0.5V~1.7V的幅度控制、±2ns的延迟范围和±25ps的同步偏差。

经测试与验证，设计的波形合成模块具备10GSPS采样率、每通道4G样点波

形存储深度、同步偏差小于25ps、±2ns的延迟范围和250fs的调节精度；marker信

号达到400ps脉宽、-0.5V~1.7V输出幅度、±2ns的延迟范围和±25ps的同步偏差。

关键词：高采样率，深存储，通道同步，marker功能，任意波形发生器

ABSTRACT

Inordertomeettheincreasinglyhightestrequirementsofvariousindustries,

arbitrarywaveformgeneratorisdevelopingtowardsthedirectionofhighsamplingrate,

deepstorageandprecisechannelsynchronization.Thisthesisaimsatthehardwaredesign

of10GSPSdual-channelarbitrarywaveformsynthesismodule,andfocusesonsolving

thetechnicalproblemsofhigh-speedlargecapacitystorage,high-speeddatatransmission

interfacesynchronizationandbroadbandhighresolutionclocksynthesis.Themainwork

includesthe