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实验一阻塞与非阻塞赋值语句的区别

一、实验目的：

（1）深刻理解阻塞与非阻塞赋值语句的不同和适用范围；

（2）学会Quartus及的基本设置及使用；

（3）学会合理选择使用阻塞和非阻塞赋值语句。

二、实验流程：

（1）用Quartus编写好相关程序如下；

①运用阻塞语句的模块：

②运用非阻塞语句的模块：

③测试模块（可通用）：

三、实验结果及分析：

（1）阻塞形的行为结果:

(2)阻塞形的门级仿真

分析：Clk的周期是200000ps，a=1，半个周期内b，c均是保持状态，当第一个时

钟上升沿到来时，由阻塞赋值语句的b，c同时由变为，后面因为a恒为1，

所以在其他的时钟上升沿到来后b，c依旧为1.

（3）非阻塞形行为级仿真

（4）非阻塞么门级仿真

分析：Clk的周期是200000ps，a=1，半个周期内b，c均是保持状态，当第一个时

钟上升沿到来时，由阻塞赋值语句的b由变为，由于是非阻塞是同步执行，

且一个进程后才出结果所以b的改变没有影响c，所以c在时钟的第1.5个周期为

在第二个时钟上升沿到了才在第二个进程内变为1（+1=bn）。后面因为a恒为

1，所以在其他的时钟上升沿到来后b，c依旧为1.

实验二

一、实验要求：

编写如下加法计数器的测试程序，并完成其功能仿真及时序仿真：

modulecount(data,clk,reset,load,cout,qout);

outputcout;

output[3:0]qout;

reg[3:0]qout;

input[3:0]data;

inputclk,reset,load;

always@(posedgeclk)//在时钟上升沿到来时发生如下变化；

begin

if(!reset)//如果reset！=1则qout=4’h00;

qout=4h00;

elseif(load)//如果reset=1且load=1则qout=data；

qout=data;

else

qout=qout+1;//如果reset=1且load=0则qout=qout+1;

end

assigncout=(qout==4hf)?1:0;

endmodule

二、测试程序如下：

三、实验结果及分析:

（1）行为级仿真:

分析:易看出随着clk、data、load、reset的变化，cout、qout也在变化（0、1、x）都

有可能；

(2)门级仿真:

作业1

1、参考下图中的四选一数据选择器的Verilog程序，用assign语句实现四选一数据选择器。

答：程序如下：

modulemux4_1(out,in0,in1,in2,in3);

outputout;

Inputin0,in1,in2,in3,sel1,sel2;

Regout;

always@(in0orin1orin2orin3orsel1orsel2)

Assignout=sel1?sel2?in3:in2:sel2?in1:in0;

endmodule

四、实验感想：

第一次编写测试向量并不知道如何设置好各个参数的变化情况，也不知体该如何分

析。希望自己以后可以做到更好学到