异步清零和同步时钟使能的4位加法计数器.docVIP

异步清零和同步时钟使能的4位加法计数器

一、实验目的：

学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。

二、实验原理

本试验中所要设计的计数器，由4位带异步清零的加法计数器和一个4位锁存器组成。其中，rst是异步清零信号，高电平有效；clk是计数时钟，同时也是锁存信号；ENA为计数器输出使能控制。当ENA为‘1’时，加法计数器的输出值加载于锁存器的数据端，；当ENA为‘0’时锁存器输出为高阻态。当计数器输出“1111”时，进位信号COUT为“1”。

实验内容

画出该计数器的实体框图0

用VHDL语言完成上述计数器的行为级设计。

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程序：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT4IS

PORT(RST,CLK,ENA:INSTD_LOGIC;

COUT:OUTSTD_LOGIC;

OUTY:OUTSTD_LOGIC_VECTOR(3DOWNTO0));

ENDCNT4;

ARCHITECTUREbehvOFCNT4IS

BEGIN

PROCESS(RST,ENA,CLK)

VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

IFRST=1THENCQI:=(OTHERS=0);

ELSIFCLKEVENTANDCLK=1THEN

IFENA=1THEN

IFCQI15THENCQI:=CQI+1;

ELSECQI:=(OTHERS=0);

ENDIF;

ENDIF;

ENDIF;

IFCQI=15THENCOUT=1;

ELSECOUT=0;

ENDIF;

OUTY=CQI;

ENDPROCESS;

ENDbehv;

用QuartusII对上述设计进行编译、综合、仿真，给出其所有信号的仿真波形和时序分析数据。

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仿真波形：

引脚锁定：

信号

旧试验箱

管脚号

连接的器件

管脚号

连接的器件

clk

43

Clk1

153

CLK2

rst

35

开关2

234

键2

ena

30

开关1

233

键1

Outy(3)

29

LED12

1

LED1

Outy(2)

28

LED11

2

LED2

Outy(1)

27

LED10

3

LED3

Outy(0)

25

LED9

4

LED4

cout

23

LED7

6

LED6