EDA技术与应用教程（Verilog HDL版）（第3版）课件 57Verilog时序逻辑建模_6.pptVIP

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2025-07-14 发布于山东
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EDA技术与应用教程（Verilog HDL版）（第3版）课件 57Verilog时序逻辑建模_6.ppt

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5.6同步有限状态机

同步有限状态机分为两种。第一种被称为Mealy机，即状态机的输出不仅决定于状态机的当前状态，还决定于当前时刻的输入图5.8Mealy状态机结构示意图Mealy状态机的逻辑表达式可以写为：下一状态=F（当前状态，输入）输出=G（当前状态，输入）5.6同步有限状态机

与Mealy状态机不同的是，Moore机的输出只决定于状态机的当前状态，与当前输入没有关系。图5.9Moore状态机结构示意图Moore状态机的逻辑表达式可以写为：下一状态=F（当前状态，输入）输出=G（当前状态）5.6同步有限状态机

【例5.9】根据图5.10所示的状态转换图，用VerilogHDL设计有限状态机。图5.10典型的总线操作控制器状态转移图5.6同步有限状态机

//example_5_9:AsamplebuscontrollerFSMmodulefsm_bus_control(inputi_clk,inputi_rst_n,inputi_write,inputi_sel,inputi_ok,//直接输出状态机的当前状态和下一个状态output[2:0]o_stat_current,output[2:0]o_stat_next);parameterReset=3b000;parameterIdle=3b001;parameterRead=3b010;parameterWrite=3b011;parameterDelay=3b100;reg[2:0]cur_stat;reg[2:0]nxt_stat;5.6同步有限状态机

//状态存储器总是在时钟上升沿采集下一个状态的值。always@(posedgei_clkornegedgei_rst_n)if(!i_rst_n)cur_stat=Reset;elsecur_stat=nxt_stat;//计算下一个状态的组合逻辑Falways@(cur_statori_writeori_selori_okori_rst_n)begincase(cur_stat)Reset:if(!i_rst_n)nxt_stat=Reset;elsenxt_stat=Idle;5.6同步有限状态机

Idle:if(i_writei_sel)nxt_stat=Write;elseif(!i_writei_sel)nxt_stat=Read;elsenxt_stat=Idle;Write:nxt_stat=Delay;Read:nxt_stat=Delay;Delay:if(i_ok)nxt_stat=Idle;elsenxt_stat=Delay;default:nxt_stat=Reset;endcaseend//输出组合逻辑G。该设计直接输出当前和下一个状态值，因此只需要一条线将//内部的状态存储器连接到模块端口。assigno_stat_current=c