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实验四：比较器
一、实验目的与要求
1、熟练运用VerilogHdl语言。
2、掌握Spartan3EFPGA的运用。
3、设计完成比较器电路并成功烧到开发板中。
二、实验软件、仪器与系统
计算机（Windows7系统）、ISE软件、仿真软件、Spartan3EFPGA
三、程序设计
modulecompare3(Y,A,B);
input[3:0]A;
wire[3:0]A;
input[3:0]B;
wire[3:0]B;
output[2:0]Y;
reg[2:0]Y;
always@(AorB)
begin
if(AB)
Y=3b001;
elseif(A==B)
Y=3b010;
else
Y=3b100;
end
endmodule
四、设计结果
五、结果分析与体会
程序运行正常，能够实现比较器功能，即AB，输出Y=001；A=B，输出Y=010;AB,输
出Y=100。体会：能熟练运用VerilogHdl语言进行简单的逻辑设计，对VerilogHdl语言运用
有了更深刻的理解。可以熟练运用VerilogHdl语言和ISE软件的基本功能，学会了对程序设
计的引脚配置以及对开发板Spardtan3E的部分功能的应用。
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