数字系统设计与VerilogHDL-9版-第9章 Verilog 设计进阶.pptx

数字系统设计与VerilogHDL

(第9版）;数字系统设计与VerilogHDL（第9版）;第9章

Verilog设计进阶;用FPGA/CPLD器件实现的设计中，综合就是将Verilog或VHDL语言描述的行为级或功能级电路模型转化为RTL级功能块或门级电路网表的过程;在面向综合的设计中，应注意如下几点。

?尽可能采用同步方式设计电路；

?一个always过程中只允许描述对应于一个时钟信号的同步时序逻辑。多个always过程之间可通过信号线进行通信和协调。为了达到多个过程协调运行，可设置一些握手信号，在过程中检测这些握手信号的状态，以决定是否进行操作；

?组合逻辑实现的电路和