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2025-09-08 发布于广东
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数字系统设计基础.ppt

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【例13.6】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMEALY1ISPORT(CLK,DATAIN,RESET:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(4DOWNTO0));ENDMEALY1;ARCHITECTUREbehavOFMEALY1ISTYPEstatesIS(st0,st1,st2,st3,st4);SIGNALSTX:states;BEGINCOMREG:PROCESS(CLK,RESET)BEGIN--决定转换状态的进程IFRESET=1THENSTX=ST0;ELSIFCLKEVENTANDCLK=1THENCASESTXISWHENst0=IFDATAIN=1THENSTX=st1;ENDIF;WHENst1=IFDATAIN=0THENSTX=st2;ENDIF;WHENst2=IFDATAIN=1THENSTX=st3;ENDIF;WHENst3=IFDATAIN=0THENSTX=st4;ENDIF;WHENst4=IFDATAIN=1THENSTX=st0;ENDIF;WHENOTHERS=STX=st0;ENDCASE;（接下页）三、Mealy状态机第61页，共89页，星期日，2025年，2月5日ENDIF;ENDPROCESSCOMREG;COM1:PROCESS(STX,DATAIN)BEGIN--输出控制信号的进程CASESTXISWHENst0=IFDATAIN=1THENQ=10000;ELSEQ=01010;ENDIF;WHENst1=IFDATAIN=0THENQ=10111;ELSEQ=10100;ENDIF;WHENst2=IFDATAIN=1THENQ=10101;ELSEQ=10011;ENDIF;WHENst3=IFDATAIN=0THENQ=11011;ELSEQ=01001;ENDIF;WHENst4=IFDATAIN=1THENQ=11101;ELSEQ=01101;ENDIF;WHENOTHERS=Q=00000;ENDCASE;ENDPROCESSCOM1;ENDbehav;第62页，共89页，星期日，2025年，2月5日【例13.7】LIBRARYIEEE;--MEALYFSMUSEIEEE.STD_LOGIC_1164.ALL;ENTITYMEALY2ISPORT(CLK,DATAIN,RESET:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(4DOWNTO0));ENDMEALY2;ARCHITECTUREbehavOFMEALY2ISTYPEstatesIS(st0,st1,st2,st3,st4);SIGNALSTX:states;SIGNALQ1:STD_LOGIC_VECTOR(4DOWNTO0);BEGINCOMREG:PROCESS(CLK,RESET)--决定转换