数字逻辑设计基础何建新第13章.ppt

第13章数字系统设计基础;内容提要;什么是数字系统？;13.1.1数字系统的优点;13.1.2数字系统的基本构成;●输入/输出电路是整个数字系统对外信号交流的接口，是完成将物理量转化为数字量或将数字量转化为物理量的功能部件。;图13-3冯.诺依曼计算机框架图;;系统测试与性能分析;基于EDA技术的现代数字系统的设计一般采用自顶向下的方法。该方法首先根据系统的总体功能要求，进行系统级设计；然后按照一定的标准将整个系统划分成若干个子系统；接着将各个子系统划分为若干功能模块，针对各模块进行逻辑电路级设计。;●自顶向下设计方法是一种模块化设计方法。对设计的描述从上到下逐步由粗略到详细，符合常规的逻辑思维习惯；;表13-1传统设计方法和EDA设计方法的比较;;1.分割准则;4.同步和异步电路;6.理想设计准则;;1.系统需求分析;4.系统和子系统逻辑描述;6.系统的物理实现;状态机是一种具有指定数目的状态的概念机，它在某个指定的时刻仅处于一个状态，状态的改变是对输入事件的响应。状态机的基本要素有三个：状态、输入条件和输出。;状态机的优势：;应用实例1

;图13-6自动售货机状态转换图;libraryieee;

useieee.std_logic_1164.all;

entityshj_ctrlis

port(a,b:instd_logic;

clk:instd_logic;

z,y:outstd_logic);

endshj_ctrl;

architecturebehaofshj_ctrlis

typestatesis(s0,s1,s2);

signalstate:states;

signalx:std_logic_vector(1downto0);

begin

x=ab;

process(clk,x,state)

begin

ifrising_edge(clk)then

casestateis

whens0=

z=0;y=0;

if(x=01)then

state=s1;

elsif(x=10)then; state=s2;

else

state=s0;

endif;

whens1=z=0;y=0;

if(x=01)then

state=s2;

elsif(x=10)then

state=s0;z=1;y=0;

else

state=s1;

endif;

whens2=z=0;y=0;

if(x=01)then

state=s0;z=1;y=0;

elsif(x=10)then

state=s0;z=1;y=1;

else

state=s2;

endif;

endcase;

endif;

endprocess;

endbeha;;13.5.1状态机的基本构成及描述方式;2.状态机的基本结构

状态寄存器的功能是记忆状态机的内部状态；

次态逻辑的功能是确定状态机的次态；

输出逻辑的功能是确定状态机的输出。;3.状态机的基本描述方式;13.5.2状态机的分类;13.5.3状态机的状态编码;2.格雷码编码

;3.One-Hot编码;;13.5.4状态机的VHDL设计;2.状态机的VHDL描述方法

单进程（一段式）FSM描述方法是将整个状态机的三个模块合并起来，写到1个进程里面，在该进程中即描述状态转移，又描述状态的输入和输出；;表13-5三种FSM描述方法比较;3.状态机的VHDL设计相关语句;①描述状态寄存器的进程：

process(reset,clk)

begin

ifreset=‘1’then

current_state=[初始状态];

elsifclk’eventandclk=‘1’then

current_state=next_state;

endif;

endprocess;;②描述次态逻辑的进程：

process(curren