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第八章

时序逻辑电路设计

概述时序逻辑电路定义：任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。按照电路的工作方式，时序逻辑电路可分为同步时序逻辑电路(简称同步时序电路)和异步时序逻辑电路(简称异步时序电路)两种类型。常见的时序逻辑电路有触发器、计数器、寄存器等。

时序逻辑电路设计步骤（补充）画出状态转换图填写状态转换真值表次态卡诺图选定触发器类型求出输出方程、状态方程和驱动方程画电路图

8.1时钟信号和复位信号用进程中的WAITON语句等待时钟任何时序电路都是用时钟信号作为驱动信号的。时序电路只是在时钟信号的有效沿或电平到来时，其状态才发生变化。因此，时钟信号通常是描述时序电路的程序的执行条件。8.1.1时钟信号描述01时序电路总是以时钟进程形式来描述，方式有两种：1)进程的敏感信号是时钟信号02

1)进程的敏感信号是时钟信号在这种情况下，时钟信号应作为敏感信号，显式地出现在PROCESS语句后跟的括号中，例如PROCESS(clock_signal)。时钟信号边沿的到来，将作为时序电路语句执行的条件。例：PROCESS(clock_signal)BEGINIF(clock_edge_condition)THENsignal_out=signal_in;---其它时序语句；---ENDIF;ENDPROCESS;该进程在时钟信号发生变化时被启动，而在时钟边沿的条件得到满足时才真正执行时序电路所对应的语句。使用了IF语句对时钟沿进行说明。

2)用进程中的WAITON语句等待时钟在这种情况下，描述时序电路的进程将没有敏感信号，而是用WAITON语句来控制进程的执行。也就是说，进程通常停留在WAITON语句上，只有在时钟信号到来，且满足边沿条件时，其余的语句才能执行，如下例如示：单击此处添加正文，文字是您思想的提炼，为了演示发布的良好效果，请言简意赅地阐述您的观点。您的内容已经简明扼要，字字珠玑，但信息却千丝万缕、错综复杂，需要用更多的文字来表述；但请您尽可能提炼思想的精髓，否则容易造成观者的阅读压力，适得其反。正如我们都希望改变世界，希望给别人带去光明，但更多时候我们只需要播下一颗种子，自然有微风吹拂，雨露滋养。恰如其分地表达观点，往往事半功倍。当您的内容到达这个限度时，或许已经不纯粹作用于演示，极大可能运用于阅读领域；无论是传播观点、知识分享还是汇报工作，内容的详尽固然重要，但请一定注意信息框架的清晰，这样才能使内容层次分明，页面简洁易读。如果您的内容确实非常重要又难以精简，也请使用分段处理，对内容进行简单的梳理和提炼，这样会使逻辑框架相对清晰。PROCESSWAITON(clock_signal)UNTIL(clock_edge_conditon);signal_out=signal_in;--其它时序语句；--BEGIN在使用WAITON语句的进程中，敏感信号量应写在进程中的WAITON语句后面。ENDPROCESS

在编写上述两个程序时应注意：?无论IF语句还是WAITON语句，在对时钟边沿说明时，一定要注明是上升沿还是下降沿，光说明是边沿是不行的。?当时钟信号作为进程的敏感信号时，在敏感信号的表中不能出现一个以上的时钟信号，除时钟信号以外，像复位信号等是可以和时钟信号一起出现在敏感表中的。?WAITON语句只能放在进程的最前面或者是最后面。

3）时钟边沿的描述可以用时钟信号的属性来描述时钟的边沿。其上升沿的描述为：IFclk=‘1’ANDclk’LAST_VALUE=‘0’ANDclk’EVENT时钟的下降沿的描述为：IFclk=‘0’ANDclk’LAST_VALUE=‘1’ANDclk’EVENT在一些程序中经常所见时钟沿表达如下时钟上升沿：（clock’eventandclock=‘1’）时钟下降沿：（clock’eventandclock=‘0’）

触发器的同步和非同步复位同步复位：当复位信号有效且在给定的时钟边沿到来时，触发器才被复位。异步复位：一旦复位信号有效，触发器就被复位。

1）同步复位在用VHDL语言描述时，同步复位一定在以时钟为敏感信号的进程中定义，且用IF语句来描述必要的复位条件。例如：process(clock_signal)beginif(clock_edge_condition)