第6章 时序逻辑电路的分析和设计.pptVIP

三、异步时序逻辑电路的分析举例异步时序逻辑电路的分析和同步时序逻辑电路的分析方法相似，但要注意电路中各触发器输入端（包括时钟控制端）脉冲到达的条件。第29页，共63页，星期日，2025年，2月5日CP1=Q0（当FF0的Q0由0→1时，Q1才可能改变状态。）例6.2.3：试分析下图所示的时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：（1）写出各逻辑方程式。①时钟方程：CP0=CP（时钟脉冲源的上升沿触发。）第30页，共63页，星期日，2025年，2月5日②输出方程：③各触发器的驱动方程：（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：（CP由0→1时此式有效）（Q0由0→1时此式有效）第31页，共63页，星期日，2025年，2月5日（3）作状态转换表。第32页，共63页，星期日，2025年，2月5日（4）作状态转换图、时序图。（5）逻辑功能分析由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。Q/1/0/010111000Q/001Z1QCPQ0第33页，共63页，星期日，2025年，2月5日CP1=Q0（当FF0的Q0由1→0时，Q1才可能改变状态。）例6.2.4：试分析下图所示的时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：（1）写出各逻辑方程式。①时钟方程：CP0=CP（时钟脉冲源的下升沿触发。）第34页，共63页，星期日，2025年，2月5日②输出方程：③各触发器的驱动方程：（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：（CP由1→0时此式有效）（Q0由1→0时此式有效）第35页，共63页，星期日，2025年，2月5日（3）作状态转换表。第36页，共63页，星期日，2025年，2月5日（4）作状态转换图、时序图。（5）逻辑功能分析由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照加1规律循环变化，所以是一个4进制加法计数器，Z是进位信号。Q/0/1/010101000Q/011Z1QCPQ0第37页，共63页，星期日，2025年，2月5日6.3同步时序逻辑电路的设计方法同步时序逻辑电路设计的关键是根据给定的要求确定状态转换规律、求出各存储电路的次态方程，设计出最佳的逻辑电路。第38页，共63页，星期日，2025年，2月5日一、同步时序逻辑电路的设计方法1．同步时序逻辑电路的设计步骤（3）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。（1）根据设计要求，设定状态，导出对应状态图或状态表。（2）状态化简。消去多余的状态，得简化状态图（表）。第39页，共63页，星期日，2025年，2月5日（4）选择触发器的类型。（5）根据编码状态表，画出次态卡诺图以及各触发器的次态卡诺图，导出待设计电路的输出方程和驱动方程。（6）根据输出方程和驱动方程画出逻辑图。（7）检查电路能否自启动。第40页，共63页，星期日，2025年，2月5日状态化简：状态化简是建立在状态等价的基础上的。所谓等价：指在原始状态图中，如果有两个或两个以上的状态，在输入相同的条件下，不仅有相同的输出，而且向同一个次态转换。凡是等价状态都可以合并。第41页，共63页，星期日，2025年，2月5日如下图中S2和S3，当X＝0时，输出Z都是0，且都向S0转换；当X＝1时，输出Z都是1，次态也都是S3，所以S2和S3是等价状态，可以合并为S2，取消S3。第42页，共63页，星期日，2025年，2月5日2．同步计数器的设计举例例6.3.1设计一个同步5进制加法计数器（2）状态分配，列状态转换编码表。(1）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。第43页，共63页，星期日，2025年，2月5日（3）选择触发器。选用JK触发器。（4）求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图。第44页，共63页，星期日，2025年，2月5日根据次态卡诺图可得各触发器的次态卡诺图和次态方程：Qn1Q0n2Qn10Q2000×××0001111010n＋1Q2＝Q2Q1Q0nnnn+1第45页，共63页，星期日，2025年，2月5日第1页，共63页，星期日，2025年，2月5日时序电路的特点：（1）含有具有记忆元件（