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2025年fpga考试试题及答案

一、单项选择题（每题2分，共20分）

1.以下关于硬件描述语言（HDL）的说法中，正确的是：

A.Verilog中“always@()”表示组合逻辑，但可能引入锁存器

B.VHDL的“process”语句只能描述时序逻辑

C.所有行为级HDL代码都可综合为硬件电路

D.不可综合的HDL代码仅用于仿真，对综合无影响

2.FPGA的配置（Configuration）过程中，若采用“主动串行配置”模式，其配置文件的加载方是：

A.外部控制器（如CPU）

B.FPGA自身

C.配置芯片（如SPIFlash）

D.JTAG调试器

3.某同步设计中，时钟周期T=10ns，寄存器A的输出到寄存器B的输入路径延迟为5ns（包括布线延迟），寄存器A的时钟到输出延迟（Tco）为1ns，寄存器B的建立时间（Tsu）为1.5ns。该路径的时序余量为：

A.2.5ns

B.3.5ns

C.1.5ns

D.0.5ns

4.以下哪项不是FPGA中CLB（可配置逻辑块）的典型组成部分？

A.查找表（LUT）

B.触发器（FF）

C.块RAM（BRAM）

D.进位链（CarryChain）

5.在FPGA设计中，使用门控时钟（ClockGating）