EDA技术与应用教程（Verilog HDL版）案例9 减法器设计.docVIP

案例9

案例9半减器和全减器设计

9.1原理

在数字系统中，数的加、减、乘、除都是通过加法器来实现的。只考虑两个减数本身的相减，不考虑低位的借位，这样的减法运算称为半减，实现这种运算的逻辑电路称为半减器。（如78-39=49）全减器可对两个两位二进制数进行减法运算，同时产生借位，不仅考虑两个两位二进制数的相减，而且还考虑来自低位借位数相减的运算电路，称为全减器。

如78-39=39

9.2步骤

输入源代码→存盘→创建工程→编译前设置→启动编译→编辑输入波形→仿真器参数设置→启动仿真器。

libraryieee;

useieee.std_logic_1164.all;

useie