电子工程师面试题整理.docVIP

汉王笔试

下面是某些基本的数字电路知识问题,请简明回答之。

a）什么是Ｓetup和Hoｌｄup时间?

Setｕp/holdtｉme是测试芯片对输入信号和时钟信号之间的时间规定。建立时间是指触发器的时钟信号上升沿到来此前,数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Ｓetuptimｅ.如不满足seｔupｔimｅ,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。

保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。假如holdｔiｍe不够,数据一样不能被打入触发器。

建立时间（SｅtｕpTime)和保持时间(Holdtｉmｅ)。建立时间是指在时钟边缘前,数据信号需要保持不变的时间。保持时间是指时钟跳变边缘后数据信号需要保持不变的时间。假如数据信号在时钟沿触发前后连续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

ｂ)什么是竞争与冒险现象？如何判断?如何消除？

在组合逻辑中,因为门的输入信号通路中经过了不一样的延时，导致到达该门的时间不一致叫竞争。

产生毛刺叫冒险。假如布尔式中有相反的信号则可能产生竞争和冒险现象。

解决方法：一是添加布尔式的消去项,二是在芯片外部加电容。

ｃ）请画出用D触发器实现２倍分频的逻辑电路?

d）什么是线与＂逻辑,要实现它,在硬件特征上有什么具体规定？

将两个门电路的输出端并联以实现与逻辑的功效成为线与。

在硬件上,要用OC门来实现，同时在输出端口加一个上拉电阻。

因为不用OC门可能使灌电流过大，而烧坏逻辑门。

e)什么是同时逻辑和异步逻辑?

同时逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

f)请画出微机接口电路中，经典的输入设备与微机接口逻辑示意图(数据接口、控制接口、所存器/缓冲器)。

ｇ)你知道那些常用逻辑电平？TTL与ＣOMS电平可以直接互连吗？

CMOS输出接到TＴL是可以直接互连。TTL接到CMＯS需要在输出端口加一上拉电阻接到5V或者12V。

单端逻辑信号，ＴTL、CMOS、LＶTTL、LVＣＭOS、PCI;

单端差分逻辑信号（伪差分信号)，单端SSTＬ、单端HSTL；

差分逻辑信号三大类，LＶDS、SSTL、ＥＣL、ＰＥCＬ。

２、可编程逻辑器件在当代电子设计中越来越重要,请问：

a)你所知道的可编程逻辑器件有哪些？

ＦＰGA和CPLD

ｂ)试用VHDL或VEＲILOG、ABLE描述8位D触发器逻辑。

VHDL描述：

lｉbｒaryIＥＥE；

ｕsｅIEEＥ.Stｄ_logｉｃ_１164．all;

entｉtyD8is

porｔ（D:ｉnｓtd_loｇiｃ_vector(７ｄownto0)；

Q：outstｄ_ｌｏgic＿vector(7ｄowｎto0)；

CLRBAR，CＬK:ｉｎｓｔd_lｏgic）;

endＤ8;

aｒchitecｔｕreVEＲ１ofD8is

ｂeｇin

Q=(others=0)when(CLＲBAR=＇0）else

Ｄwhenrisｉｎｇ＿edｇe(CLK)eｌｓｅ

unaｆfeｃteｄ;

endVER1;

３、构想你将设计完成一个电子电路方案。请简述用ＥDA软件（如PＲOTEL）进行设计(包

括原理图和PＣB图)到调试出样机的整个过程。在各环节应注意哪些问题？

飞利浦－大唐笔试归来

1，用逻辑们和ｃｍｏs电路实现ab+ｃd

2.用一个二选一mｕx和一个inｖ实现异或

3.給了ｒeg的sｅtup,ｈoｌd时间，求中间组合逻辑的delａy范围。

Ｓetup/holｄtimｅ是测试芯片对输入信号和时钟信号之间的时间规定。建立时间是指触发器的时钟信号上升沿到来此前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效)Ｔ时间到达芯片，这个T就是建立时间-Ｓetuptｉme.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时ｈoldtimｅ不够，数据一样不能被打入触发器。

4.如何解决亚稳态

亚稳态是指触发器无法在某个规定时间段内达成一个可确认的状态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个