高速SerDes系统中多相延迟锁相环的设计.pdfVIP

杭州电子科技大学硕士学位论文

摘要

目前实现芯片间信号的高速不失真传输主要通过串行接口技术。SerDes

（Serializer/Deserializer）是串行接口物理层的核心组成部分，主要实现数据的串行化与解串

DLLDelayLockedLoop

化。延迟锁相环（，）因其低抖动、低功耗及小静态相位误差等特点，

在SerDes系统广泛用于完成各种时钟处理任务。本文主要针对用于高速SerDes系统中的多

相位延迟锁相环（MDLL，MultiphaseDelayLockedLoop）电路进行了研究，用TSMC40nm

CMOS4DLL

工艺，完成了一种高精度、高工作频率的相位设计。主要工作内容如下：

（1）为了克服传统MDLL在先进工艺下实现时因延迟单元失配导致的相位误差，提出

了采用两个相互独立的鉴相-控制负反馈环路方案，使通过两条延迟线产生的90°与270°相位

精度不再受失配影响。构建了这一方案的Verilog-A行为级模型，通过行为仿真，验证了电路

的正常工作；分析了各个模块的噪声传递特性，给出了确定环路参数的方法；对系统相位误

差进行分析计算。

2LDO

（）完成了各模块电路的设计，包括鉴相器、运算放大器、低压差稳压电源（）及

压控延迟线。对于压控延迟线，采用输入交流耦合互补共源级与反相器级联形式，使用LDO

作为控制单元，通过改变延迟线的供电电压控制延迟时间，并在其输出端增加缓冲级抑制信

号失真及占空比变化。

（3）通过全电路仿真，验证了系统工作的正确性，并计算了不同PVT下的系统抖动。

仿真结果表明：该MDLL的工作频率范围为10GHz-12GHz；在理想输入参考时钟与电源电

压的条件下，均方根抖动小于50.7fs，峰峰值抖动小于-674fs，功耗小于16mW；因鉴相器、

运放等电路失配引起的相位误差为1.17ps@3σ。

（4）对鉴相器及运算放大器失配导致的相位误差，提出了一种环路自校准方案，阐述了

校准原理。通过行为级模型仿真验证了校准方案的可行性，由此可消除通路中由鉴相器、运

算放大器等电路失配带来的相位误差，进一步提高输出时钟精度。校准后输出时钟的相位误

差为380fs@3σ。

关键词：延迟锁相环，压控延迟线，抖动，相位误差，自校准

I

杭州电子科技大学硕士学位论文

ABSTRACT

Currently,high-speedandunditortedsignaltransmissionbetweenchipsismainlyimplemented

throughtheserialinterfacetechnology.SerDesisthecorecomponentoftheserialinterface.This

thesisfocusonthedesignofMDLLusedforSerDes.WiththeTSMC40nmCMOSstandard

process,thedesignofahighaccuracy,highspeedand4-phases-outputDLLiscarriedout.The

maincontentofthethesisispresentedasthefollowingfourparts:

(1)Inordertoovercomethephaseerrorcausedbymismatchofdelaycellsintraditional

MDLLimplementationunderadva