verilog数字系统设计教程-夏宇闻编著-课后习题答案-考试重点.docxVIP

verilog数字系统设计教程-夏宇闻编著-课后习题答案-考试重点

姓名：__________考号：__________

题号

一

二

三

四

五

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一、单选题(共10题)

1.1.以下哪个选项是Verilog中描述寄存器行为的正确语句？()

A.rega=0;

B.wirea=1;

C.parametera=1;

D.integera=0;

2.2.以下哪个选项是Verilog中定义模块的正确语法？()

A.modulemy_module(inputa,outputb);

B.functionmy_module(inputa,outputb);

C.taskmy_module(inputa,outputb);

D.programmy_module(inputa,outputb);

3.3.以下哪个选项是Verilog中实现计数器功能时使用的循环结构？()

A.for

B.foreach

C.repeat

D.while

4.4.以下哪个选项表示Verilog中位宽为3的4选1多路选择器？()

A.always@(*)begina=1b0;if(sel==1b0)a=data0;elseif(sel==1b1)a=data1;elseif(sel==1b2)a=data2;elsea=data3;end

B.always@(*)begina=4b0;if(sel==1b0)a[0]=data0;elseif(sel==1b1)a[1]=data1;elseif(sel==1b2)a[2]=data2;elsea[3]=data3;end

C.always@(*)begina=3b0;if(sel==1b0)a[0]=data0;elseif(sel==1b1)a[1]=data1;elseif(sel==1b2)a[2]=data2;elsea[3]=data3;end

D.always@(*)begina=4b0;if(sel==1b0)a=data0;elseif(sel==1b1)a=data1;elseif(sel==1b2)a=data2;elsea=data3;end

5.5.以下哪个选项是Verilog中描述时钟边沿触发器使用的正确方法？()

A.always@(posedgeclk);

B.always@(negedgeclk);

C.always@(changeclk);

D.always@(edgeclk);

6.6.以下哪个选项表示Verilog中声明一个参数常量？()

A.consta=5;

B.parametera=5;

C.#definea=5;

D.defa=5;

7.7.以下哪个选项是Verilog中实现加法器的正确代码段？()

A.always@(aorb)result=a+b;

B.always@(posedgeclk)beginresult=a+b;end

C.always@(aorb)beginresult=a+b;end

D.always@(posedgeclk)beginresult=a+b;result=result+1;end

8.8.以下哪个选项表示Verilog中声明一个数组？()

A.vara[5];

B.inta[5];

C.parametera[5];

D.reg[5:0]a;

9.9.以下哪个选项是Verilog中实现串并转换的正确代码段？()

A.always@(posedgeclk)beginif(clk==1b0)out=in;end

B.always@(posedgeclk)beginout=in;end

C.always@(posedgeclk)beginout=in;out=out1;end

D.always@(posedgeclk)beginout=in;out=out1;end

10.10.以下哪个选项表示Verilog中定义一个3位信号的高电