Verilog HDL数字计划与综合第二版 第五章课后习题答案.docxVIP

VerilogHDL数字计划与综合第二版第五章课后习题答案

姓名：__________考号：__________

题号

一

二

三

四

五

总分

评分

一、单选题(共10题)

1.在Verilog中，如何定义一个4位的寄存器？()

A.reg[3:0]reg_name

B.regreg_name[3:0]

C.regreg_name;reg_name[3:0];

D.regreg_name[3]

2.以下哪个操作符用于位与运算？()

A.

B.|

C.^

D.~

3.在Verilog中，模块实例化时，如何指定端口映射？()

A.instance_name(.port1(data),.port2(address))

B.instance_name(.port2(address),.port1(data))

C.instance_name(data(.port1),address(.port2))

D.instance_name(.port1(data),.port2(address),.port3(control))

4.在Verilog中，如何定义一个1位的逻辑向量？()

A.logicvector_name

B.logic[0:0]vector_name

C.logicvector_name[0]

D.logicvector_name[0:0]

5.以下哪个关键字用于定义一个always块？()

A.always

B.initial

C.always_comb

D.always_ff

6.在Verilog中，如何实现一个简单的计数器？()

A.always@(posedgeclk)if(reset)count=0;elsecount=count+1;

B.always@(negedgeclk)if(reset)count=0;elsecount=count+1;

C.always@(posedgeclk)count=count+1;

D.always@(negedgeclk)count=count+1;

7.在Verilog中，如何定义一个8位的向量？()

A.reg[7:0]vector_name

B.regvector_name[7:0]

C.regvector_name;vector_name[7:0];

D.regvector_name[7]

8.以下哪个关键字用于声明一个参数？()

A.parameter

B.localparam

C.constant

D.defparam

9.在Verilog中，如何定义一个1位的逻辑向量数组？()

A.logicvector_name[7:0]

B.logic[7:0]vector_name

C.logicvector_name[0:7]

D.logicvector_name[0]

10.以下哪个关键字用于声明一个常量？()

A.constant

B.localparam

C.parameter

D.defparam

二、多选题(共5题)

11.在Verilog中，以下哪些是有效的模块定义方式？()

A.modulename(input,output);

B.modulename(input,output);

C.modulename(input,output)begin

D.modulename(input,output)end

12.以下哪些操作符可以用于逻辑运算？()

A.

B.|

C.^

D.

E.

13.以下哪些关键字可以用于always块中的触发条件？()

A.always@(posedgeclk)

B.always@(negedgeclk)

C.always@(posedgeclkorposedgereset)

D.always@(posedgeclkornegedgereset)

14.以下哪些是Verilog中有效的向量类型？()

A.reg[3:0]vector

B.wire[3:0]vector

C.integervector

D.realvector

15.在Verilog中，以下哪些关键字可以用于参数声明？()

A.parameter

B.localparam

C.parameterized