第六章 异步时序逻辑电路.pptVIP

3.总态图电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，而且在同一输入信号作用下，可能有一个稳态也可能有多个稳态，为了对电路的工作状态和逻辑功能作出确切的说明，除了流程表和常用的时间图外，引入了总态和总态图的概念。总态：指电路输入和二次状态的组合，记作(x,y)。在流程表中，代表某种输入取值的一列和代表某个二次状态的一行的交叉点对应一个总态。总态图：反映稳定总态之间转移关系及相应输出的一种有向图。第30页，共73页，星期日，2025年，2月5日一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入作用下各稳定总态之间的转移关系以及各时刻的输出来体现的。总态图能够清晰地描述一个电路的逻辑功能。例如，R-S触发器的流程表所对应的总态图如下图所示。(00,0)/0(01,1)/1(10,0)/0(00,1)/1第31页，共73页，星期日，2025年，2月5日6.2.2电平异步时序逻辑电路的分析(1)根据逻辑电路图写出输出函数和激励函数表达式；(2)作出流程表；(3)作出总态图或时间图；(4)说明电路逻辑功能。一、一般步骤第32页，共73页，星期日，2025年，2月5日二、举例例分析下图所示电平异步时序逻辑电路。解该电路有两个外部输入x1、x2；两条反馈回路，对应的激励状态为Y1、Y2,二次状态为y1、y2；一个外部输出Z。输出仅仅是状态的函数，属于Moore模型。第33页，共73页，星期日，2025年，2月5日(1)写出输出函数和激励函数表达式根据逻辑电路图可写出输出函数和激励函数表达式如下。第34页，共73页，星期日，2025年，2月5日(2)作出流程表第35页，共73页，星期日，2025年，2月5日(3)作出总态图当电路收到输入序列“00→10→11”时，才产生一个高电平输出信号，其他情况下均输出低电平。(01,01)/0(11,01)/0

(00,00)/0(10,01)/0(10,10)/0(11,11)/1第36页，共73页，星期日，2025年，2月5日(4)说明电路功能从总态图可以看出，仅当电路收到输入序列“00→10→11”时，才产生一个高电平输出信号，其他情况下均输出低电平。因此，该电路是一个“00→10→11”序列检测器。第37页，共73页，星期日，2025年，2月5日6.2.3电平异步时序逻辑电路反馈回路间的竞争前面对电路进行分析时，是在假定各回路之间延迟时间相同的情况下对电路的工作过程进行分析的。事实上，各反馈回路的延迟时间往往各不相同。当电路中存在多条反馈回路，而各回路之间的延时又互不相同时，则可能由于输入信号的变化在反馈回路之间引起竞争。竞争：是指当输入信号变化引起电路中两个或两个以上状态变量发生变化时，由于各反馈回路延迟时间的不同，使状态的变化有先有后而导致不同状态响应过程的现象。一、竞争现象第38页，共73页，星期日，2025年，2月5日根据竞争对电路状态转移产生的影响，可将竞争分为非临界竞争和临界竞争两种类型。非临界竞争：若竞争的结果最终能到达预定的稳态，则称为非临界竞争。临界竞争：若竞争的结果可能使电路到达不同的稳态，即状态转移不可预测，则称为临界竞争。1.竞争的两种类型第39页，共73页，星期日，2025年，2月5日例如,右图所示某电平异步时序电路的流程表如下。当电路处在稳定总态（00，00）和（10，11），输入发生变化时，电路状态响应过程将如何呢？x2x1=1101010111101001x2x1=10x2x1=01x2x1=00激励状态Y2Y1/输出Z二次状态

y2y100/000/001/011/0001110/0/0/000/000/000/010/000/000/0/0/0/02.实例分析第40页，共73页，星期日，2025年，2月5日从表可以看出，当电路处于稳定总态(00,00),输入x2x1由00→10时，引起激励状态Y2Y1从00→11；当电路处于稳定总态(10，11)、输入x2x1由10→00时，激励状态Y2Y1从11→00。即两个状态变量均发生变化，所以，当电路中两条反馈回路的延迟时间Δt1和Δt2不相等时，电路中将产生竞争。第41页，共73页，星