计算机组成原理模型机实验报告.docVIP

实验六计算机系统综合设计与实现

一、实验目的

１、深入理解计算机系统工作的基本原理,建立整机概念．

2、融会贯通计算机组成原理课程的内容,通过知识的综合运用,加深对计算机系统各模块的工作原理及相互联系的认识。

3、培养科学研究的独立工作能力,取得工程设计与组装调试的实践经验。

二、实验要求

1、将已经设计的运算器、存储器和控制器连接，构建完整的计算机系统;

2、编写一段可以实现一定功能的指令程序,进行计算机整机系统功能的验证.

3、所有任务要求功能仿真和必要的验证。实验完成后，一周内提交实验报告.

三、实验设备

PC机+QuartｕsⅡ10.0+FＰGA(ＤＥ2—115）＋ＴＥC—8实验箱

四、计算机系统(TEC－8）综合逻辑框图

硬连线控制器控制信号切换电路ALUA端口B端口CZR０R1R２R3ＩRPCAＲ双端口ＲAMDBUS

五、实验任务

１、将实验二的运算器、实验三的存储器和实验五的控制器连接,构建完整的计算机系统；

２、计算机整机系统功能测试,进行功能仿真和时序仿真并在DE2－115上验证。

（1）根据指令系统，编写一段可以实现一定功能的程序,要求：

有一个合理的运算功能和逻辑关系;

指令数量:不少于8条;

指令类型:停机、跳转、RR、读存、写存、算术和逻辑运算;

(2）将指令程序手工汇编成二进制代码;

（３）理论上设置寄存器的初值,并计算程序执行后的结果;

(４)将指令程序的二进制代码存入存储器RAM中；

(5)将需要的运算数据初值存入寄存器R0—R3中；

(6）进行程序连续运行的功能仿真和时序仿真,将仿真运算结果与理论计算结果进行比较。

六、实验步骤实验电路图

子模块

(1)tri＿7４２44

tｒi74２44。v

moduｌeｔri＿7４244（en，Din,Ｄｏut）；

iｎｐuten;

wｉreen;

ｉnput[7：0］Dｉn;

wirｅ[7:0］Din；

ｏutpuｔ[7:0]Dｏut;

reg[7:0］Dout;

alｗaｙｓ@(ｅnorDｉn)

bｅｇiｎ

if（en)

Dｏｕt〈=Diｎ；

else

Ｄout＜＝8’bｚzｚzzzzz;

end

endmｏdｕlｅ

`timesｃale1ps/1pｓ

ｍodｕletri_74244_vｌg_tｓt（）;

ｒｅgeaｃhvec;

ｒeg[7:０］Din;

reｇen；

ｗire[7:0］Dout；

tri74244.vt

`timeｓcaｌe1ｐs/1ps

mｏｄuletri_74244_ｖlg＿ｔst();

ｒeｇeachvｅc；

ｒeg[7：0]Ｄｉｎ;

ｒegeｎ;

wiｒｅ[7:0］Douｔ；

tri_742４4i1（

。Dｉn(Dｉｎ),

.Dout（Dout),

?。en（ｅn)

);

integeri；

ｉｎitiaｌ

begiｎ

ｉ=０;

Ｄin＝８’

en=0；

en＝1;

#30en＝０；

#４０eｎ=1;

eｎd

initial

beｇiｎ

ｆｏr（i=0；i１0；ｉ=i+1）

beｇin

＃10Diｎ＝i；

end

eｎd

endｍodulｅ

ｔri742４４功能仿真

（２)ALＵ

ALU。bdf

moｄoｌue＿74181

使用quaｒtus库中的7418１模块转换为verilog文件即可

de２_4

de2_4.v

modｕledｅ2_4(en，iｎ,ouｔ)；

ｉｎput[2：1]ｉｎ;

inpuｔen;

ouｔpuｔ[4：1]out;

reg[4:1］ouｔ；

always＠（eｎorin）

if（en)

cａse（in)