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实验课程及实验报告要求

学生可以使用自带计算机或使用机房计算机完成实验；根据实验指导完成实验内容，并撰写实验报告；

实验报告要求a）功能分析：附上功能表、设计模块的端口视图、必要的真值表、逻辑表达式，并要求有分析过程；

b）设计内容：附上设计原理图截图（不要使用手机拍屏幕）、程序代码截图，并配上简单说明；

c）查看生成电路结构：使用RTLViewer观察生成电路的结构，并截图；d）查看波形仿真结果：附上波形仿真文件截图，并做适当标注，并对仿真结果的逐个功能进行解释说明；

实验报告应在下课前提交电子版，报告命名规格“LABXX_实验报告一学号一姓名”，

例如“LABO匚实验报告_张三、每次实验提交一个独立的文件；

fulladderinst5S4S3S2A1B1COB2SI05查看波形仿真结果:步骤一：VMMeopM，60Qm240,0*435m400pm?e00mWDmygMOQmop*

fulladderinst5

S4

S3

S2

A1B1COB2

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05查看波形仿真结果:

步骤一：

VMMeopM，60Qm240,0*435m400pm?e00mWDmygMOQm

op*Os

实验指导-LAB02

1实验目标

熟悉QuartusII开发环境，学习使用VHDL语言设计逻辑电路的方法。

使用VHDL语言完成如下设计，设计输入、设计编译、波形仿真。

2题目（共5道）

设计一个输出信号为低电平有效3-8译码器，并进行波形仿真验证。

a）输入信号:A2、ALA0；输出信号:Yout[7..0];b）要求：程序命名为；

c）要求：使用条件信号代入语句完成设计。

设计一个4选1的总线选择器，并进行波形仿真验证。

a）输入8位总线信号:A[7..O]、B[7..O]、C[7..O]、D[7..O]；输入控制信号：SELLSELO；输出8位总线信号:Yout[7..0]；b）要求：程序命名为；

c）要求：使用选择信号代入语句完成设计。

设计一个8.3优先编码器，并进行波形仿真验证。

a）输入8路信号:lndata[7..O];输出信号:Yout[2.,0]；b）Indata（O）具有最高的优先级，输入信号为低电平有效；

c）要求：程序命名为priencoder83_；d）要求：使用条件信号代入语句完成设计。

使用VHDL语言及层次输入法设计4位加法器，并进行波形仿真验证。

a）步骤一：设计一个半加器，模块命名为halfadd_;b）步骤二：调用半加器（使用portmap语句实现模块的调用），设计全加器,模块命名为fulladdOlj

c）步骤四：不调用半加器，设计全加器，模块命名为fulladd02_d）步骤三：调用全加器，设计4bit的加法器，模块命名为add4bit_；

e）要求：对每一个设计模块，都要进行波形仿真；

实验报告

01题目：输出信号为低电平有效3-8译码器02功能分析:

1）真值表

4^0

匕7匕6匕5匕4匕3匕2ynl匕0

000001

11111101

010

11111011

011

11110111

100

11101111

101

11011111

110

10111111

11103设计内容:

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ff99。酣乞IBQBElibraryfrrr；

USEIEEE.STD_LOGIC_1164.ALL；

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USEIEEE.STD_LOGIC_1164.ALL；

8

9

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SENTITYdecoder38IS??焙的体BPORT(A2,A1,AO:INSTD.LOGIC；

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