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FPGA中QDRII+SRAMFIFO接口设计·75·

FPGA中QDRII+SRAMFIFO接I3设计

吴长瑞，谢时根

(1．中国科学院声学研究所，北京100190；2．北京中科海讯电子科技有限公司，北京100107)

摘要：为了实现模块化设计，缩短FPGA的开发周期，提出了基于XilinxVirtex-7FPGA的QDRII+SRAM

FIFO接口设计方案。借鉴标准FIFO的设计思想，结合QDRII+SRAM控制器的特点，设计基于QDRII

+SRAM控制器的FIFO接口。通过原型机测试，验证了该接1：7不仅具有标准FIFO的功能，而且具有存

储空间大等优势。

关键词：QDRII+SRAM；FIFO；FPGA

中图分类号：TP332．3文献标识码：A文章编号：1000—8829(2015)05—0075一O3

DesignofQDRII+SRAMFIFOInterfaceonFPGA

WUChang—rui，XIEShi．gen

(1．InstituteofAcoustics，ChineseAcademyofSciences，Beijing100109，China；

2．BeijingZhongkehaixunElectronicTechnologyCo．，Ltd．，Beijing100107，China)

Abstract：TorealizemodularizeddesignandshortenFPGAdesignlifecycle，adesignsehemeofQDRII+

SRAMFIFOinterfacebasedonVirtex-7FPGAiSpresented．InviewofthestandardFIFOdesignideasand

combiningfeaturesofQDRII+SRAMcontroller．aQDRII+FIFOinterfacebasedonQDRII+SRAMcontroller

iSdesigned．TheresultoftestOilprototypemachinedemonstratesthatthemodulehaseffectivefunctionof

standardFIFOandadvantageoflargestoragespace．

Keywords：QDRII+SRAM：FIFO；FPGA

通路，便于同时操作。每个时钟周期内，两个通路均使

1QDRII+SRAM简介

用双倍数据速率(DDR)传输发送两个字，一个在时钟

四倍数据速率(QDR，quaddatarate)SRAM是为上升沿发送，一个在时钟下降沿发送。

满足更高带宽、更快存储速度而设计的。它是由cy-QDRIISRAM采用了两个输入时钟(K和K#)，在

press、NEC、IDT、Samsung、Micron等公司共同研发并制两个时钟的上升沿锁存输入数据。一对可选的输入时

定的四倍速同步静态存储器标准。随后，QDR联盟又钟(CQ和CQ#)负责控制输出数据寄存器，并决定何

相继发布了QDRI、QDRII、QDRII+SRAM系列标准时从器件中读出数据。

规范，并获得了JEDEC(电子设备工程联合委员会)QDRII+SRAM在QDRIISRAM的基础上又做了

核准…。目前，QDRII+SRAM是该系列中性能最高的一些改进。二者的异同如表1所示。

标准规范。本文主要致力于QDRII+SRAM与FPGA