基于Verilog设计时序分析与约束方法.pdfVIP

TimingConsiderationswithVerilog-BasedDesigns

R

ThistutorialdescribeshowAltera’sQuartusIIsoftwaredealswiththetimingissuesindesignsbasedonthe

Veriloghardwaredescriptionlanguage.Itdiscussesthevarioustimingparametersandexinshowspecifictim-

ingconstraintsmaybesetbytheuser.

Contents:

ExampleCircuit

TimingAnalyzerReport

SpecifyingtheTimingConstraints

TimingSimulation

QuartusII软件包含一个时序分析器模块，该模块可对编译后用于FPGA实现的电路进行所有

时序延迟的详细分析。本讨论了所执行的分析类型，并展示了用户如何指定特定的时序要求。本教

程假设读者已熟悉QuartusII软件的基本操作，这些内容可以通过进行学习。

通过完成本，读者将了解到：

•时序分析器评估的参数

•指定时序参数的期望值

•使用时序仿真

时序结果如本示例中所示的结果是使用QuartusII版本5.0获得的，但其他

软件版本也可以使用。

1示例电路

时序问题在那些涉及通过组合逻辑元件的长路径并且在这些路径的输入和输出处都有寄存器的电路中最

为重要。作为示例，使用如图1所示的加法器/减法器电路。它能够使用2的补码数表示方式对n‑

位数进行加法、减法和累加运算。两个主要输入是数字A=an−an−···a和B=bn−bn−···b，主

120120

要输出是Z=zn−zn−···z。另一个输入是AddSub控制信号，当AddSub=0时执行Z=A+B，当

120

AddSub=1时执行Z=A−B。第二个控制输入Sel用于选择累加器的工作模式。如果Sel=0，则执

行操作Z=A±B；但如果Sel=1，则B将加到或减去Z的当前值。如果加法或减法运算导致算术

溢出，则会断言一个输出信号Overflow。

为了更方便地处理异步输入信号，它们会在时钟的上升沿被加载到触发器中。因此，输入A和B将被分别加载到寄存

器Areg和Breg中，而Sel和AddSub将被分别加载到触发器SelR和AddSubR中。加法器/减法器电路会将结果存入寄存器

Zreg。

QuartusIIsoftwareincludesaTimingAnalyzermodulewhichperformsadetailedanalysisofalltimingdelays

foracircuitthatiscompil