DDR2 SDRAM PCB布局设计指导：B.pdfVIP

修订版B.。

Introduction

这是ISSIDDR2SDRAM的一般PCB布局指南，特别针对点对点应用。组公司可能需要特殊的或额外的

DDR2指南。ISSI建议首先遵循组公司的规则。

PCBLayoutGuidelines

建议所有走线的阻抗为50–60Ω欧姆（ZO）。FR‑4是常用的介电材料。其厚度和走线宽度及厚度应调整以匹

配阻抗。走线长度也很重要，应通过仿真确定每个信号组的长度。

一般来说，ISSI建议在PCB中使用以下最小规则来减少串扰。这些规则基于信号斜率率为1V/1ns的假设。在

较慢的应用中，串扰问题会较少，可以允许更紧密的间距。

1.同一网络组的信号应在同一层上布线。

2.字节组的信号，如DQS、DM和8位的DQ，必须在同一层上布线。er

3.信号延迟的偏差取决于应用中的时序预算。表中的以下值是设计初期的一个良好示例。

信号的最大偏差最大偏差

网上的信号差异。走线长度。

字组内的信号之间（DQS、DM、8位DQ）±10ps±1.270mm(50mil)

地址网络内的信号之间。

命令网络内的信号之间。±50ps±6.635mm(261mil)

一个字节组和另一个字节组之间。

CK和CK#之间。

±2ps±0.254mm(10mil)

DQSn和DQS#n之间

一个时钟对和另一个时钟对之间，例如

±5ps±0.635mm(25mil)

CK/CK#和DQSn/DQS#n之间

4.最小走线宽度为0.13mm（5mil）。5.内网间距，同一网络内两条相邻走线之间的距离为0.2mm（7mil）。

6.间距，不同信号组的两个最外侧信号之间的距离为15mil。同一规则适用于一对时钟和另一对时钟之间。

7.差分时钟应并行布线，并保持走线长度尽可能短。8.差分时钟必须在同一层布线，并放置在层以最小化

噪声。9.在CKE和CK/CK#之间保持一定距离。

RevisionB.Mar31,2011.