CN120282526A 一种减少栅极高度差的方法及半导体结构 （重庆芯联微电子有限公司）.docxVIP

(19)国家知识产权局

(12)发明专利申请

(10)申请公布号CN120282526A(43)申请公布日2025.07.08

(21)申请号202510413995.2

(22)申请日2025.04.03

(71)申请人重庆芯联微电子有限公司

地址401332重庆市沙坪坝区西永街道西

永大道28-2号SOHO楼601-A153

(72)发明人李刚

(74)专利代理机构苏州石金知识产权代理事务所(普通合伙)32844

专利代理师张璐豪

(51)Int.CI.

H10D84/01(2025.01)

H10D84/85(2025.01)

权利要求书1页说明书4页附图3页

(54)发明名称

一种减少栅极高度差的方法及半导体结构

(57)摘要

CN120282526A本发明提供一种减少栅极高度差的方法包括以下步骤：S1:提供待进行第二次侧墙刻蚀的衬底，所述衬底包括PMOS区域和NMOS区域，所述PMOS区域和所述NMOS区域上均形成有栅极结构，所述衬底表面和所述栅极结构形成有第二侧墙层；S2:在所述衬底上形成平坦化材料层，所述平坦化材料层表面高于所述栅极结构；S3:同步刻蚀所述平坦化材料及其下方的第二侧墙层和所述栅极结构，直至所述PMOS区域和NMOS区域的栅极结构高度差减少至目标范围内；S4:去除剩余的所述平坦化材料；S5:刻蚀所述第二侧墙层，得到栅极侧墙。本发明在第二次栅极侧墙刻蚀工艺

CN120282526A

S1:

S1:提供待进行第二次侧墙刻蚀的衬底，所述衬底包括PMOS区域和NMOS区域，所述PMOS区域和所述NMOS区域上均形成有栅极结构，所述衬底和所述栅极结构表面形成有第二侧墙层；

52:在所述村底上形成平坦化材料层，所述平坦化材料层表面高于所述栅极结构；

S3:同步刻蚀所述平坦化材料及其下方的所述第二侧墙层和所述栅极结构，直至所述PMOS区域和NMOS区域的栅极结构高度差减少至目标范围内；

54:去除剩余的所述平坦化材料；

55:刻蚀所述所述第二侧墙层，得到栅极侧墙。

CN120282526A权利要求书1/1页

2

1.一种减少栅极高度差的方法，其特征在于，包括如下步骤：

S1:提供待进行第二次侧墙刻蚀的衬底，所述衬底包括PMOS区域和NMOS区域，所述PMOS区域和所述NMOS区域上均形成有栅极结构，所述衬底和所述栅极结构表面形成有第二侧墙层；

S2:在所述衬底上形成平坦化材料层，所述平坦化材料层表面高于所述栅极结构；

S3:同步刻蚀所述平坦化材料及其下方的所述第二侧墙层和所述栅极结构，直至所述PMOS区域和NMOS区域的栅极结构高度差减少至目标范围内；

S4:去除剩余的所述平坦化材料；

S5:刻蚀所述第二侧墙层，得到栅极侧墙。

2.根据权利要求1所述的一种减少栅极高度差的方法，其特征在于，步骤S1中，所述栅极结构自上而下依次为硬掩膜层、栅极材料层和栅介质层。

3.根据权利要求1所述的一种减少栅极高度差的方法，其特征在于，所述栅极结构自上而下依次为硬掩膜层、伪栅多晶硅层、氮化钛层、铪氧化物层。

4.根据权利要求2或3所述的一种减少栅极高度差的方法，其特征在于，所述硬掩膜层包括栅极氧化硬掩膜、栅极氮化硬掩膜层。

5.据权利要求1所述的一种减少栅极高度差的方法，其特征在于，步骤S1中，所述PMOS区域上的所述栅极结构两侧的源漏区上形成有外延层，所述外延层为锗硅外延层。

6.根据权利要求1所述的一种减少栅极高度差的方法，其特征在于，步骤S1中，所述第二侧墙层由氮化硅、氧化硅、氮氧化硅中的一种或多种组成。

7.根据权利要求1所述的一种减少栅极高度差的方法，其特征在于，步骤S2中，所述平坦化材料为旋涂碳。

8.根据权利要求1所述的一种减少栅极高度差的方法，其特征在于，步骤S3中，所述同步刻蚀采用低选择比刻蚀，所述平坦化材料与所述第二侧墙层及栅极结构的刻蚀速率比为(1:2)～(2:1)。

9.根据权利要求1所述的一种减少栅极高度差的方法，其特征在于，步骤S4中，剩余所述平坦化材料通过灰化去除。

10.一种半导体结构，其特征在于，所述半导体结构采用权1至9任一项所述的减少栅极高度差的方法制备而成。

CN120282526A说明书