CN115172169B 一种屏蔽栅沟槽mosfet结构及其制备方法 （上海功成半导体科技有限公司）.docxVIP

(19)国家知识产权局

(12)发明专利

(10)授权公告号CN115172169B(45)授权公告日2025.07.11

(21)申请号202210846603.8

(22)申请日2022.07.05

(65)同一申请的已公布的文献号申请公布号CN115172169A

(43)申请公布日2022.10.11

H10D30/66(2025.01)

(56)对比文件

CN102856379A,2013.01.02CN103633135A,2014.03.12审查员李荣荣

(73)专利权人上海功成半导体科技有限公司

地址201822上海市嘉定区菊园新区环城

路2222号1幢J2620室

(72)发明人高学罗杰馨柴展王贺

(74)专利代理机构上海光华专利事务所(普通合伙)31219

专利代理师余明伟

(51)Int.CI.

H10D30/01(2025.01)

H10D64/27(2025.01)权利要求书2页说明书10页附图5页

(54)发明名称

一种屏蔽栅沟槽MOSFET结构及其制备方法

(57)摘要

CN115172169B本发明提供一种屏蔽栅沟槽MOSFET结构及其制备方法，该屏蔽栅沟槽MOSFET结构包括半导体层、第一沟槽、介电层、屏蔽栅层、第二沟槽、第三沟槽、栅介质层、栅导电层、屏蔽栅极接触孔及栅极接触孔，其中，第一沟槽位于半导体层中，包括第一端部区、栅极引出区及第二端部区；介电层及屏蔽栅层位于第一沟槽中，第二沟槽位于栅极引出区中且开口向上；第三沟槽位于第一端部区与第二端部区之间的介电层的上方并与第二沟槽连通；栅介质层及栅导电层位于第二沟槽和第三沟槽中；屏蔽栅极接触孔与栅极接触孔的底部分别延伸至屏蔽栅层及栅导电层中。本发明通

CN115172169B

孔。

提供一半导体层，并于所述半导体层中形成多个

提供一半导体层，并于所述半导体层中形成多个沿X方向间隔排列的第一沟槽，且所述第一沟槽的开口向上并沿Y方向延伸，所述X方向与所述Y方向相互垂直；

于所述第一沟槽中依次形成介电材料层及导电材料层，所述介电材料层位于所述

第一沟槽的内壁与底面并包裹所述导电材料层的侧壁与底面；

在所述第一沟槽中定义沿Y方向依次设置的第一端部区、栅极引出区及第二端部

区，在所述栅极引出区的预设区域形成第二沟槽，所述第二沟槽自所述导电材料

层的顶部开口，并向下延伸，所述第一沟梧内位于所述第二沟槽以外的所述导电

材料层构成屏蔽桶层：

刻蚀位于所述第一端部区与所述第二端部区之间的所述介电材料层，以得到沿X

方向位于所述屏蔽糖层两侧及所述第二沟槽两侧的第三沟槽，所述第三沟槽与所

述第二沟槽在X方向上连通，且所述第一沟槽内位于所述第三沟槽以外的所述介

电材料层构成介电层；

于所述第三沟槽内及所述第二沟槽内依次形成栅介质层及栅导电层，且所述栅介

质层位于所述第二沟槽与所述第三沟槽的内壁及底面，所述栅介质层包裹所述栅

导电层的侧壁及底面；

形成底部延伸至所述屏蔽栅层的屏蔽栅极接触孔，在所述第二沟槽中形成底部延

伸至所述栅导电层中的栅极接触孔。

S1

S3

CN115172169B权利要求书1/2页

2

1.一种屏蔽栅沟槽MOSFET结构的制备方法，其特征在于，包括以下步骤：

提供一半导体层，并于所述半导体层中形成多个沿X方向间隔排列的第一沟槽，且所述第一沟槽的开口向上并沿Y方向延伸，所述X方向与所述Y方向相互垂直；

于所述第一沟槽中依次形成介电材料层及导电材料层，所述介电材料层位于所述第一沟槽的内壁与底面并包裹所述导电材料层的侧壁与底面；

在所述第一沟槽中定义沿Y方向依次设置的第一端部区、栅极引出区及第二端部区，在所述栅极引出区的预设区域形成第二沟槽，所述第二沟槽自所述导电材料层的顶部开口，并向下延伸，所述第一沟槽内位于所述第二沟槽以外的所述导电材料层构成屏蔽栅层；

刻蚀位于所述第一端部区与所述第二端部区之间的所述介电材料层，以得到沿X方向位于所述屏蔽栅层两侧及所述第二沟槽两侧的第三沟槽，所述第三沟槽与所述第二沟槽在X方向上连通，且所述第一沟槽内位于所述第三沟槽以外的所述介电材料层构成介电层；

于所述第三沟槽内及所述第二沟槽内依次形成栅介质层及栅导电层，且所述栅介质层位于所述第二沟槽与所述第三沟槽的内壁及底面，所述栅介