使用SignalTap II与Verilog进行FP设计调试.pdfVIP

使用Verilog设计的SignalTapII

本解释了如何在Altera的QuartusRII软件中使用SignalTapII功能。SignalTapII嵌入式

逻辑分析仪是一种系统级调试工具，可以捕获和显示设计用于实现AlteraFPGA的电路中的信号。

目录：

使用SignalTapII逻辑分析仪的示例电

路探测设计中的SignalTap高级触发选

项样本深度和缓冲区模式

SignalTapIIwithVerilogDesigns

ThistutorialexinshowtousetheSignalTapIIfeaturewithinAltera’sQuartusRIIsoftware.TheSignal-

TapIIEmbeddedLogicAnalyzerisasystem-leveldebuggingtoolthatcapturesanddisyssignalsincircuits

designedforimplementationinAltera’sFPGAs.

Contents:

ExampleCircuit

UsingtheSignalTapIILogicAnalyzer

ProbingtheDesignUsingSignalTap

AdvancedTriggerOptions

SampleDepthandBufferAcquisitionModes

QuartusRII软件包含一个系统级调试工具，称为SignalTapII，可以用于在任何FPGA设计中实时

捕获和显示信号。

通过本，读者将学习到：

•使用SignalTap软件探查信号

•设置触发器以确定何时捕获数据

本面向希望在使用Verilog硬件描述语言定义的电路中探查信号的读者。对于偏好VHDL语言的用户，

也有等效的可用。

先决条件

读者应能够安装了QuartusII软件的计算机。中的详细示例是使用QuartusII版本7.1获得的，但也

可以使用其他版本的软件。

1示例电路

示例，使用图1中用Verilog实现的开关电路。该电路简单地将DE2板上的前8个开关连

接到板上的前8个红色LED。它在时钟（CLOCK_50）的上升沿通过将开关的值加载到一个寄存器中来

实现，该寄存器的输出直接连接到红色LED。

//顶层模块moduleswitches(SW,

CLOCK_50,LEDR);input[7:0]

SW;inputCLOCK_50;outputreg[7:

0]LEDR;always@(posedgeCLOCK

_50)LEDR[7:0]SW[7:0];

endmodule

图1.用Verilog代码实现的开关电路

按照以下步骤实现该电路：

•创建一个名为switches的项目。

•在项