CN119208253A 半导体元件及其制作方法 （联华电子股份有限公司）.pdfVIP

(19)国家知识产权局

(12)发明专利申请

(10)申请公布号CN119208253A

(43)申请公布日2024.12.27

(21)申请号202310853408.2

(22)申请日2023.07.12

(30)优先权数据

1121235872023.06.26TW

(71)申请人联华电子股份有限公司

地址中国台湾新竹市

(72)发明人林建廷何凯光林川岚王裕平

林钜富徐一峰林裕杰

(74)专利代理机构北京市柳沈律师事务所

11105

专利代理师王锐

(51)Int.Cl.

H01L21/78(2006.01)

H10K71/00(2023.01)

H10K59/12(2023.01)

权利要求书1页说明书8页附图11页

(54)发明名称

半导体元件及其制作方法

(57)摘要

本发明公开一种半导体元件及其制作方法，

其中该制作半导体元件的方法为，主要先定义一

切割道于一晶片正面，其中晶片包含一金属间介

电层设于基底上以及一交错堆叠结构设于金属

间介电层上。然后去除部分交错堆叠结构以于晶

片正面形成一凹槽，形成一介电层于该凹槽内，

再沿着该切割道由晶片背面进行一切割制作工

艺并由此将晶片分隔为多个芯片。

A

3

5

2

8

0

2

9

1

1

N

C

CN119208253A权利要求书1/1页

1.一种制作半导体元件的方法，其特征在于，包含：

定义切割道于晶片正面；

形成凹槽于该晶片正面；

形成介电层于该凹槽内；以及

沿着该切割道由该晶片背面进行切割制作工艺。

2.如权利要求1所述的方法，还包含：

进行层压制作工艺以形成胶带于该晶片正面；以及

进行该切割制作工艺将该晶片分隔为多个芯片。

3.如权利要求1所述的方法，其中该晶片包含：

金属间介电层，设于基底上；以及

交错堆叠结构，设于该金属间介电层上。

4.如权利要求3所述的方法，还包含：

去除该交错堆叠结构以形成该凹槽；以及

形成该介电层于该凹槽内。

5.如权利要求3所述的方法，其中该交错堆叠结构包含多个超低介电常数介电层以及

多个阻障层相互交错堆叠。

6.如权利要求1所述的方法，其中该凹槽宽度小于该切割道宽度。

7.如权利要求1所述的方法，其中该介电层包含氧化硅。

8.一种半导体元件，其特征在于，包含：

经过切割制作工艺后取得的芯片，该芯片包含：

交错堆叠结构设于基底上；以及

介电层设于该交错堆叠结构侧壁。

9.如权利要求8所述的半导体元件，还包含：

金属间介电层，设于该基底上；以及

该交错堆叠结构设于该金属间介电层上。

10.如权利要求8所述的半导体元件，其中该介电层侧壁切齐该基底侧壁。

11.如权利要求8所述的半导体元件，其中该交错堆叠结构包含多个超低介电常数介电

层以及多个阻障层相互交错堆叠。

12.如权利要求8所述的半导体元件，其中该介电层包含氧化硅。

2

2

CN119208253A说明书1/8页

半导体元件及其制作方法

技术领域

[0001]本