基于 FPGA的32位除法器设计.pdfVIP

目录

摘要1

第1章绪论2

第2章设计原理3

2.1除法运算分析3

2.2除法器算法的实现3

2.2.1除法器无符号数的除法3

2.2.2除法器有符号数的除法3

第3章软件介绍及设计过程4

3.1QuartusII简介4

3.2程序设计过程4

3.3仿真结果6

结论7

参考文献8

附录1源程序9

摘要

介绍了一种使用可编程逻辑器件FPGA和VHDL语言实现32位除法器的设计方

法。该除法器不仅可以实现有符号数运算，也可以实现无符号数的运算。除法器

采用节省FPGA逻辑资源的时序方式设计，主要由移位、比较和减法三种操作构成。

由于优化了程序结构，因此程序浅显易懂，算法简单，不需要分层次分模块进行。

并使用Altera公司的QuartusⅡ软件对该除法器进行编译、仿真，得到了完全正

确的结果。

关键词：FPGA；VHDL；除法器；减法；移位

1

第1章绪论

EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语

言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、

优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程

下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻

了设计者的劳动强度。

VHDL是一种全方位的硬件描述语言，包括系统行为级、寄存器传输级和

逻辑门级多个设计层次，支持结构、数据流和行为3种描述形式的混合描述，

因此VHDL几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上

的电路设计过程都可以用VHDL来完成。另外，VHDL还有以下优点：VHDL的宽范

围描述能力使它成为高层次设计的核心，将设计人员的工作重心转移到了系统功

能的实现和调试上，只需要花较少的精力用于物理实现；VHDL可以用简洁明确的

代码描述来进行复杂控制逻辑的设计，灵活且方便，而且也便于设计结果的交流、

保存和重用；VHDL的设计不依赖于特定的器件，方便了工艺的转换。VHDL是一

个标准语言，为众多的EDA场上支持，因此移植性好[2]。

本次课程设计通过利用QuartusII软件实现32位除法器。从而对EDA

技术进一步的熟悉、了解和掌握。通过本课程的学习，可以了解硬件描述语言编

程方法,掌握VHDL编程方法。

除法是数值计算和数据分析中最常用的运算之一，许多高级运算如平方根、

指数、三角函数等都与其有关。在FPGA中，有加、减、乘、除的算法指令，但除

法中除数必须是2的幂，因此无法实现除数为任意数的除法。然而除法器是微处

理器的一个重要运算单元，除法器的运算速度、性能、功耗等都会影响系统的整

体性能，相对于其他运算操作，除法很复杂且其操作的效率很低，所以研究的人

很少引，但是对除法的忽视会导致系统整体性能的下降。因此当前不但应该研

究除法，而且研究的重点应该放在提升运算速度上。如今大部分电子系统的最大

位宽只有32位，因此本文用VHDL编写了实现32位数相除的除法器。本文设计的除

法器，不仅能实现有符号数的运算，也可以实现无符号数的运算。

除法器是电子技术领域的基础模块,在电子电路设计中得到广泛地应用。然

而相对于加法和乘法等其他操作,除法操作的效率很低。出现这种情况的原因除

了除法本身的复杂性外,还与人们普遍认为除法是不频繁的操作有关。作为微处

理器的一个重要的运算单元,除法器的运算速度、性能、功耗等都会影响系统的

整体性能,所以对除法效率的忽视会导致系统整体性能的下降。硬件除法器的运

算速度比软件实现方法快得多,但为了提升运算速度,就要以硬件资源的消耗

为代价。

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第2章设计原理

2.1除法运算分析

除法器的算法可分为两类:基于减法操作和基于乘法操作的算法。数字循环

是最简单,运用最广泛的一类算法,以减法为基本的操作,在每一次迭代中求

固定位数的商。在最早的Resorting方法中,每次尝试在余数中减去除数,然后

判断得到的结果,如果结果为正就上商