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Verilog HDL高级数字设计：带零检测除法模块.pdf

Verilog HDL高级数字设计：带零检测除法模块.pdf

    moduleDivider_STG_0(ient,remainder,Ready,Error,word1,word2,

    Start,clock,reset);/*此版本检查除数是否为零，从被除数中减去除数，直到被除数小于

    除数，并计算执行的减法次数。除数的长度超过被除数的长度。*/

    参数L_divn=8;参数L_divr=4;参数S_idle=0,S_1=1,S_2=2,S_

    3=3,S_Err=4;参数L_state=3;输出[L_divn‑1:0]商;输出[L_divr‑

    1:0]余数;输出Ready,Er

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