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面试硬件工程师问题及参考答案

面试硬件工程师问题及参考答案2017

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用PROTEL等电路设计软件。以下是店铺精心为大家整理的面试硬件

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1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平

低于COMS电路的最低高电平(一般为3.5V)，这时就需要在TTL的输

出端接上拉电阻，以提高输出高电平的值。

2、OC门电路必须加上拉电阻，以提高输出的搞电平值。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉

电阻。

4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能

悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信

号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的

电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是

电阻匹配，有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大，电

流小。

2、从确保足够的驱动电流考虑应当足够小;电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑

以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理//OC

门电路必须加上拉电阻，以提高输出的搞电平值。OC门电路要输出

“1”时才需要加上拉电阻不加根本就没有高电平在有时我们用OC

门作驱动(例如控制一个LED)灌电流工作时就可以不加上拉电阻OC

门可以实现“线与”运算OC门就是集电极开路输出总之加上拉电

阻能够提高驱动能力。

11、如何解决亚稳态。(飞利浦-大唐笔试)?亚稳态是指触发器无

法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚

稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳

定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电

平，或者可能处于振荡状态，并且这种无用的`输出电平可以沿信号通

道上的各个触发器级联式传播下去。

解决方法：

1降低系统时钟频率

2用反应更快的FF

3引入同步机制，防止亚稳态传播

4改善时钟质量，用边沿变化快速的时钟信号

关键是器件使用比较好的工艺和时钟周期的裕量要大。亚稳态寄

存用d只是一个办法，有时候通过not，buf等都能达到信号过滤的效

果

12、IC设计中同步复位与异步复位的区别。(南山之桥)

同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时

钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号

要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚

稳态。

13、MOORE与MEELEY状态机的特征。(南山之桥)

Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来

时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且

与当前输入值有

14、多时域设计中,如何处理信号跨时域。(南山之桥)

不同的时钟域之间信号通信时需要进行同步处理，这样可以防止

新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对

于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多

位信号可以用FIFO,双口RAM，握手信号等。跨时域的信号要经过同

步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到

时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同

步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时

钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满

足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间

没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证

采进来的数据的