8位ALU设计与实现：基于IEEE库VHDL代码.pdfVIP

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库IEEE;‑‑打开定义库IEEE使用IEEE.STDLOGIC_1164.ALL;‑‑调用其中的STD

__RITH.ALL;使用IEEE.STD_

LOGIC_1164.ALL包集合‑‑使用IEEE.STDLOGICA

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LOGICUNSIGNED.ALL;‑‑8位ALU:检查8_位ALU运算符实体SHIPENG是‑‑‑‑‑

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整个模块的实体说明端口‑‑‑‑‑端口说明(A:输入STDLOGICVECTOR(7下降到

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0);B:输入STDLOGICVECTOR(7下降到0);复位:输入STDLOGIC;进位输入:输入

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STDLOGIC;时钟:输入STDLOGIC;S:输入STDLOGICVECTOR(3下降到

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0);addrin:输入输出STDLOGICVECTOR(7下降到0);BCD输出:输出STD

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LOGICVECTOR(7下降到0);进位输出:输出STDLOGIC);结束实体SHIPENG;架构

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ARCH的SHIPENG是‑‑‑‑实体的构造体信号F:STDLOGICVECTOR(8下降到

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0);‑‑‑定义语句信号C:STDLOGICVECTOR(7下降到0);‑‑信号Q:无符号(7下降到

0);‑‑***************算术运算***************开始过程(A,B,进位输入,S,复位,时钟)‑‑‑‑

描述电路结构的过程语句开始***************加法器***************‑‑‑‑加法如果

RESET=1那么F=000000000;C否则如果时钟并且时钟=1

‑‑************转移A+CIN***************‑‑‑传递(cin=0)

LIBRARYIEEE;--打开定义库IEEE

USEIEEE.STD_LOGIC_1164.ALL;--调用其中的STD_LOGIC_1164.ALL包集合

--USEIEEE.STD_LOGIC_ARITH.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

--8BITSALU:CHECK8_BITALUOPERATOR

ENTITYSHIPENGIS整个模块的实体说明

PORT端口说明

(A:INSTD_LOGIC_VECTOR(7DOWNTO0);

B:INSTD_LOGIC_VECTOR(7DOWNTO0);

reset:INSTD_LOGIC;

CIN:INSTD_LOGIC;

CLK:INSTD_LOGIC;

S:INSTD_LOGIC_VECTOR(3DOWNTO0);

addr_in:INoutSTD_LOGIC_VECTOR(7DOWNTO0);

BCDOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);

COUT:OUTSTD_LOGIC);

ENDSHIPENG;

ARCHITECTUREARCHOFS