CN118708507B 应用于SoC系统的CPU访存优化控制方法及系统 （珠海全志科技股份有限公司）.pdfVIP

(19)国家知识产权局

(12)发明专利

(10)授权公告号CN118708507B

(45)授权公告日2025.01.17

(21)申请号202411187211.0G06F15/78(2006.01)

(22)申请日2024.08.28(56)对比文件

(65)同一申请的已公布的文献号CN118535497A,2024.08.23

申请公布号CN118708507A审查员王邦吉

(43)申请公布日2024.09.27

(73)专利权人珠海全志科技股份有限公司

地址519000广东省珠海市高新区唐家湾

镇科技二路9号

专利权人华南理工大学

(72)发明人王宏斌邹毅周蒙恩

(74)专利代理机构广州三环专利商标代理有限

公司44202

专利代理师江银会

(51)Int.Cl.

G06F13/16(2006.01)权利要求书3页说明书12页附图4页

(54)发明名称

应用于SoC系统的CPU访存优化控制方法及

系统

(57)摘要

本发明涉及智能化控制技术领域，公开了应

用于SoC系统的CPU访存优化控制方法及系统，包

括：当CPU触发第一访存命令时，访存直通模块根

据存储器支持的协议对第一访存命令执行格式

转换操作得到第二访存命令并提供给综合仲裁

模块，综合仲裁模块对第二访存命令进行仲裁并

根据仲裁结果将第二访存命令发送至存储器，以

便于存储器响应第二访存命令。可见，本发明在

访存架构中优化了CPU的访存路径，通过访存直

通模块将CPU触发的访存命令进行协议转换之后

直接参与发送至存储器之前的最后一步仲裁，不

B再参与打包以及与其他主机之间的仲裁操作，这

7样能够有效减小SoC系统中CPU的访存延时，以进

0

5

8一步提高CPU的性能。

0

7

8

1

1

N

C

CN118708507B权利要求书1/3页

1.一种应用于SoC系统的CPU访存优化控制方法，其特征在于，所述SoC系统至少包括预

先构建好的访存架构，所述访存架构至少包括综合仲裁模块、CPU对应的访存直通模块以及

非CPU类型的主机对应的访存控制模块，所述访存架构至少用于实现所述CPU面向目标存储

器的数据访存操作以及实现至少一个非CPU类型的所述主机面向所述目标存储器的数据访

存操作，所述方法包括：

当所述CPU触发第一访存命令时，所述访存直通模块根据所述目标存储器所支持的第

一协议对所述第一访存命令执行格式转换操作得到所述第一协议所支持的第二访存命令，

并将所述第二访存命令提供给所述综合仲裁模块，所述第二访存命令的操作类型与所述第

一访存命令的操作类型相同；

所述综合仲裁模块在接收到所述第二访存命令之后，对所述第二访存命令进行仲裁，

得到所述第二访存命令对应的第一仲裁结果，并根据所述第一仲裁结果将所述第二访存命

令发送至所述目标存储器，以触发所述目标存储器响应所述第二访存命令；

以及，所述方法还包括：对于非CPU类型的任一所述主机，当该主机触发第三访存命令

时，该主机对应的所述访存控制模块对该主机触发的第三访存命令依次执行协议解析操

作、打包操作、主机仲裁操作以及解包操作，得到该主机对应的第四访存命令，并将该主机

对应的第四访存命令提供给所述综合仲裁模块；

所述访存直通模块与所述综合仲裁模块的连接接口处设置有所述CPU对应的第一缓存

空间，和/或，所述访存控制模块与所述综合仲裁模块的连接接口处设置有所有所述主机对