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片上网络功耗与延时模型构建及优化策略研究

一、引言

1.1研究背景

随着集成电路技术的飞速发展，芯片上能够集成的晶体管数量呈指数级增长，片上系统（SoC）已成为超大规模集成电路系统设计的主流方向。在SoC中，为了满足日益增长的性能需求，多核处理器系统（MPSoC）逐渐成为发展趋势，其集成的IP核数量也在不断增加。

传统的基于总线的集中式互连架构在面对多核处理器系统时，暴露出诸多问题。例如，在通信性能方面，总线结构同一时间只能有一对IP进行通信，随着系统规模增大，通信效率成为限制系统性能提升的瓶颈；在功耗方面，总线上每次信息交互都需驱动全局互连线，导致功耗显著增加，且随着集成电路工艺发展，保证全局时钟同步变得愈发困难；在可扩展性方面，总线结构需针对不同系统需求单独设计，系统功能扩展时需重新设计，严重影响设计周期和资本投入。

为解决这些问题，基于报文交换的片上网络（NetworkonChip,NoC）逐渐成为片上多核间通讯的首选互连架构。片上网络借鉴分布式计算系统的通讯方式，采用数据路由和分组交换技术替代传统总线结构。在NoC中，路由节点之间通过局部互连线相连接，每一个路由节点通过网络接口NI与一个本地IP核相连接，源路由节点和目的路由节点之间的数据通讯需要经过多个跳步来实现。这种架构从体系结构上解决了SoC总线结构由于地址空间有限导致的可扩展