Verilog设计基础自动化工程胡年炜59课件讲解.pptxVIP

Verilog设计基础自动化工程学院胡年炜

任务52位二进制数据比较器的设计任务分析在数字逻辑电路的设计中数据比较器占有很重要的位置，它被用来比较两个二进制数的数值关系，即假设有两个二进制数a和b,比较ab、ab还是a=b,输出比较结果。

任务52位二进制数据比较器的设计本任务是要设计一个2位的二进制数据比较器。该电路应有两个数据输入端口a、b,每个端口的数据宽度为2位，分别设为a0、a1和b0、b1,a0、b0为数据低位，a1、b1为数据高位。电路的输出端口分别为eq(a=b时的输出信号)、lg(ab时的输出信号)和sm(ab时的输出信号)。电路符号如图2.16所示，真值表如表2.12所示。

任务52位二进制数据比较器的设计

任务52位二进制数据比较器的设计分析以上真值表，画出三个输出端口eq、lg和sm与输入端口a0、a1、b0、b1的关系卡诺图如图2.17、图2.18和图2.19所示。

任务52位二进制数据比较器的设计

任务52位二进制数据比较器的设计

任务52位二进制数据比较器的设计代码设计：//2位数据比较器-采用结构级描述方式//comp_2_ex1.vmodulecomp_2_ex1(//定义2位数据选择器模块comp_2_ex1a0,//模块的外部输入/输出端口列表a