FPGA设计与应用案例教程 课件 3.2 模块与端口.pptx

第3章硬件描述语言VerilogHDL

模块与端口02Part

2模块与端口2.1模块结构VerilogHDL语言中的模块是构建数字系统的基本单位，描述某个电路块的功能或内部结构以及该电路与其他电路进行通信的外部端口。

2模块与端口2.1模块结构模块提供了一种结构化和层次化的方法来描述硬件电路。每个模块就像是一个封装好的电路单元，具有明确的输入和输出接口，所以每个模块是独立的，同一个模块可以在不同的设计项目中重复使用。

2模块与端口2.1模块结构VerilogHDL的模块结构电路描述门级描述数据流描述（RTL级）行为级描述module模块名（端口列表）；变量声明任务和函数