FPGA设计与应用案例教程 课件 3.3 数值与变量.pptx

第3章硬件描述语言VerilogHDL

数值与变量03Part

3数值与变量关键字关键字是在程序中起到指定用途的字符组合

以下是部分VerilogHDL常用关键字的说明。

module和endmodule用于定义模块的开始和结束

input和output用于定义I/O端口

always用于描述电路的逻辑行为

assign用于连续赋值

begin和end用于将多条语句组合在一起

case和endcase用于实现多路选择结构

wire和reg用于声明变量类型for用于迭代和循环if和else用于条件语句integer用于定义数据类型

3数值与变量关键字VerilogHDL的关键字全部