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Signaltap逻辑分析仪使用教程

在之前的设计开发时，利用modl辿得出中间某单元的数据，并且输入也是设

计者在拄stbnch中自己给出的。但是，实际应用时，外部输入的信号不一定

和我们在tstbnch中所描述输入的信号相同，就有可能导致RTL仿真成功,

但是下板测试失败。

signaltaplogicanalyzr采集并显示FPGA设计中的实时信号行为,从而无

需额外的I/O管脚或者外部实验室设备即可检查正常器件操作期间内部信号的

行为。

FPGADevice

在数据获取期间，器件中的存储器模块存储采集的数据，然后通过JTAG畦电

缆将数据传输到逻辑分析仪。

下图为signaltaplogicanalyzr的任务流程。

设计要求

利用逻辑分析仪测量出电脑发送则波（特率为M5200时）是每bit时间宽

度。

设计分析

在UART协议中规定了每bit的时间宽度应该是1秒钟除以波特率，但是在实际

电路中相同标号的两个晶振也会有一定的误差。我们可以利用逻辑分析仪（也

就是利用FPGA的时钟）去测量一下PC发送UART时的b