数字电子电路教程5：布局提取与布局后验证.pdfVIP

EE115C–数字电子电路

5*：布局提取与布局后验证

已经掌握了在Cadence6中进行布局（3）和生成原理图驱动布局（4）的技

能，您应该能够并且强烈建议遵循Cadence55的层次化设计部分（直到提取）。

这将帮助您理解如何将更大的布局（由较小的单元组成）组合在一起。

*本与Cadence55不同。布局提取流程已更新，并了有关测试平台的后布

局仿真以及不同单元视图的附加信息。（这将有助于您的项目）。

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在本中，我们在ee115c库中创建一个示例测试平台，并将其命名为tbINVX1。以下是您的测试

平台应具有的样子：

这是一个简单的测试平台，实例化了我们在ee115c库中之前创建的单元：INVX1（原

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理图在1中，布局在3中），以及FO4_invstage（原理图在2中）。

其他组件（VDD、GND和Vpulse）是来自analo