MCDF实验指导：从Verilog到SV转换与仿真分析.pdfVIP

MCDF实验1

TB1.从Verilog到SV的进场

可以先tb1.v文件，该文件同上一次实验0的测试文件tb1.v的内容是一-致

的。接下来，需要将tb1.v的文件名修改为tb1.sv，即将文件后缀修改为.sV。接下米

就要开始我们的实验要求啦！

要求1.1

在修改为tb1.sv，可以按照之前的步骤，编译仿真，查看仿真行为是否同tb1.v

的仿真行为一致?这说明了什么呢?

要求1.2

可以将tb1.sv中的信号变量类型由reg或者wire修改为logic类型，再编译仿真，

查看行为是否同修改之前的一致呢?这是为什么?

要求1.3

在步骤2的基础上，如果将rstn的类型由logic修改为bit类型，再编译仿真，行

为是否同步骤2的一致呢?这是为什么?

TB2.方法task和函数function

在tb2.sv文件中，可以看到不同于tb1.sv文件的是，之前产生时钟和发起复位的

两个inital过程块语句都被两个task即c