【2026年整理】FPGA现代数字系统设计.pptVIP

第二章Verilog硬件描述语言;怎样设计复杂的数字系统？;现代的设计方法（续）：

选用合适的基本逻辑元件库和宏库

租用或购买必要的IP核；

选用合适的综合器；

进行综合得到门级电路结构；

布局布线，得到时延文件；

后仿真；

定型，FPGA编码或ASIC投片;为什么要用硬件描述语言来设计？;学习内容;术语定义;Verilog的用途;硬件描述语言特点;VerilogHDL的发展历史;有哪几种HDL语言？各有什么特点？;两者建模能力的比较;抽象级;在抽象级上需要进行折衷;Verilog可以在三种抽象级上进行描述;设计工程师在不同的设计阶段采用不同的抽象级

首先在行为级描述各功能块，以降低描述难度，提高仿真速度。

在综合前将各功能模块进行RTL级描述。

用于综合的库中的大多数单元采用结构级描述。

Verilog还有一定的晶体管级描述能力及算法级描述能力;有关VerilogHDL的几个重要基本概念;4）VerilogHDL顶层（测试）模块：

同上。

布局布线：把用综合器自动生成的门级网表（EDIF）通过运行一个自动操作的布局布线工具，使其与具体的某种FPGA或某种ASIC工艺库器件对应起来，并加以连接的过程。

VerilogHDL后仿真测试模块：

同3）、4），但被测试的模块至少是一个门级描述的或用具体FP