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8-9双模分频器的电路设计案例

本章主要内容是研究如何设计基于0.18μmTSMCCMOS工艺的1-3GHz8/9双模分频器的总体电路和哥哥模块具体电路。

1.18/9双模分频器的总体设计

8/9双模分频器的电路如图1.1所示。它由同步4/5分频器、分频器和缓冲器组成。其中CLK为输入时钟信号，四个D触发器都采用的TSPC结构，其中f4/5为分频比为4和5的输出窗口，f8/9为分频比为8和9的输出窗口，MC为控制信号，两个缓冲器起到级间缓冲的作用。

图1.18/9双模分频器电路

如图1.1所示，同步4/5分频的工作频率高，而二分频工作频率低。所以，为了节约功耗，D触发器可以采用TS