Verilog中寄存器数据类型移除提案.pdfVIP

建议从Verilog中移除陋的寄存器数据类型

克利福德·E·卡明斯SunburstDesign,Inc.

15870SWBrecciaDrive比弗顿，OR97007

cliffc@sunburst‑/

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但VHDL不需要为进程和并发信号赋值不同的

Verilog语言中最令人困惑的概念之一是，什么时候数据类型。在VHDL中，通常使用“信号”来代替

一个变量是“reg”，什么时候是“wire”。尽管寄存器Verilog的寄存器和网数据类型。

和线网的规则实际上非常简单，但大多数新接触为什么Verilog用户要承受这两种不同的数据类型的负担？

Verilog的用户和的用户并不理解何时以及为什么需

要一种而不是另一种。

寄存器与网络‑