1. 您所在位置：
  2. 网站首页
  3. 文档分类
  4. 计算机
  5. 嵌入式开发

FPGA设计及应用 课件 第4--6章 VHDL描述语句---包集、元件子程序 .pptx

FPGA设计及应用 课件 第4--6章 VHDL描述语句---包集、元件子程序 .pptx

    FPGA技术及应用;4.1VHDL描述语句概述;VHDL结构与示例;4.2顺序语句;进程（process）;语法结构：;7;在使用顺序代码实现一个同步时序电路时，必须对某些信号边沿的跳变进行监视（典型的是时钟信号clk的上升沿或下降沿）；

    通常使用EVENT（或者STABLE）来监视一个信号是否发生了边沿跳变；

    通常在process中使用敏感信号clk来实现同步时序电路。;9;10;D触发器的仿真波形;敏感信号表的特点：

    同步进程的敏感信号表中只有时钟信号。

    如：process(clk)

    begin

    if(clk’eventandclk

    您可能关注的文档

    最近下载

    文档评论（0）

    1亿VIP精品文档

    更多 >

    相关文档

    更多 >