FPGA设计及应用 课件 第4--6章 VHDL描述语句---包集、元件子程序 .pptx

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FPGA技术及应用;4.1VHDL描述语句概述;VHDL结构与示例;4.2顺序语句;进程(process);语法结构:;7;在使用顺序代码实现一个同步时序电路时,必须对某些信号边沿的跳变进行监视(典型的是时钟信号clk的上升沿或下降沿);

通常使用EVENT(或者STABLE)来监视一个信号是否发生了边沿跳变;

通常在process中使用敏感信号clk来实现同步时序电路。;9;10;D触发器的仿真波形;敏感信号表的特点:

同步进程的敏感信号表中只有时钟信号。

如:process(clk)

begin

if(clk’eventandclk

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