1. 您所在位置：
  2. 网站首页
  3. 文档分类
  4. 资格/认证考试
  5. 技工类职业技能考试

EDA技术及应用项目教程 项目4_参考答案.docx

EDA技术及应用项目教程 项目4_参考答案.docx

    项目4参考答案

    一、填空题

    1.VerilogHDL模块的定义是以关键字module开始，以关键词endmodule结束。

    2.除了endmodule语句外，每个语句的最后通常要有结束符;。

    3.VerilogHDL语言规定了逻辑电路中信号的4种状态，分别是0，1，x，z，其中0表示低电平状态，1表示高电平状态，x表示不确定或未知状态，z表示高阻态状态。

    4.“reg[1:0]SEL;”语句中信号最高位为SEL[1]，最低位为SEL[0]；“wrie[8:15]A;”语句中信号最高位为A[8]，最低位为A[15]。

    5.如果a=1

    您可能关注的文档

    最近下载

    文档评论（0）

    1亿VIP精品文档

    更多 >

    相关文档

    更多 >