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基于电流模式逻辑(CML)的超高速串并转换(SerDes)时钟数据恢复电路设计

摘要

随着数据中心、高性能计算与AI芯片对片间通信带宽的需求急剧攀升，传统CMOS逻辑的速率瓶颈日益凸显。电流模式逻辑(CML)凭借其低摆幅、高速切换与抗共模噪声的优势，成为超高速SerDes设计的首选电路形式。

本课题设计一套基于CML的宽带收发器电路，并围绕低抖动时钟数据恢复(CDR)提出基于锁相环的高效算法与电路架构。设计目标为支持10Gbps以上串行速率，满足片间高速互联的应用需求。

论文首先分析片间通信的痛点与现有方案的不足，明确指标需求；随后介绍CML与CDR关键技术，完成技术选型。在总体设计中，划分发射机与接收机两大子系统，构建包含并行接口、串行化器、CML驱动器、前端均衡器、CDR环路与解串器的完整架构。详细设计部分深入阐述CML多路复用器、Alexander鉴相器、电荷泵与环形振荡器等核心电路，并给出环路参数计算。实现阶段基于65nmCMOS工艺完成原理图与版图设计，通过Spectre仿真验证功能与性能。测试结果表明，在10.3125Gbps速率下，恢复时钟的随机抖动低于0.8psrms，锁定时间小于1μs，功耗为86mW，满足设计指标。全文以工程递进思路展开，为高速互联提供了可参考的CMLCDR设计方案。

第一章绪论

1.1研究背景

随着云计算