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面向物联网的亚阈值SRAM抗软错加固单元设计与低功耗存取控制电路设计

摘要

随着物联网终端节点的大规模部署，极低功耗与高可靠性成为芯片设计的核心矛盾。在亚阈值区工作的SRAM虽显著降低静态功耗，但供电电压的急剧下降导致存储节点临界电荷骤减，极易遭受单粒子翻转等软错误攻击，威胁数据安全。本课题针对该痛点，开展抗软错加固单元与低功耗存取控制电路的协同设计。首先，基于双互锁冗余原理，设计了具备自恢复能力的亚阈值SRAM加固单元结构，从底层物理层面阻断了单粒子翻转的传播路径。其次，提出了一种自适应动态电压存取控制时序策略，在读写操作时动态抬升字线与位线电压，既保障了亚阈值区的读写稳定性，又避免了持续高压带来的漏电开销。全文遵循“需求分析→总体设计→详细设计→实现→测试”的工程逻辑。第一章与第二章剖析背景与技术基础；第三章量化可靠性需求；第四章规划阵列架构；第五章推导电路逻辑与时序；第六章完成版图与仿真验证；第七章开展蒙特卡洛与粒子注入测试。核心创新在于将冗余加固与动态存取时序深度融合，在0.3V亚阈值下实现了10倍以上的抗软错能力提升，且动态功耗增量低于8%，为物联网芯片提供了高可靠的极低功耗存储解决方案。

第一章绪论

1.1研究背景

物联网技术的迅猛发展催生了海量边缘计算节点，如环境监测传感器、可穿戴医疗设备等。这些设备通常依赖电池或能量收集供电，对芯片的能耗有着极