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基于脉动阵列与NVDLA架构的CNN推理加速器RTL设计及数据流优化

摘要

随着卷积神经网络在边缘视觉任务中的广泛部署，高能效、低延迟的专用推理加速器成为人工智能芯片领域的核心需求。现有通用处理器与GPU方案在功耗与实时性方面难以满足嵌入式场景约束，而定制化加速器设计面临计算效率与数据搬移的双重瓶颈。

本课题以脉动阵列与NVDLA架构为基础，设计一款支持稀疏权重处理的CNN推理加速器，并采用Verilog硬件描述语言完成RTL编码与验证。设计工作围绕二维脉动阵列的计算核心构建、稀疏权重解码与跳过单元、面向卷积层与全连接层的数据重用调度机制展开，旨在提升单位面积下的有效算力。

论文遵循“需求分析—总体设计—详细设计—实现—测试”的工程递进路线。首先分析边缘推理的性能与功耗指标，定义硬件功能与非功能需求。随后提出包含脉动阵列、稀疏处理引擎与多级缓存的分层架构，并细化数据流与存储通路。详细设计中给出处理单元微架构与调度状态机，实现时解决稀疏数据供给与流水线冲突等难题。最后通过功能仿真与性能分析验证加速器可完成ResNet-18等网络推理，峰值算力达128GOPS，稀疏模式下有效算力提升1.6倍。

核心创新在于将结构化稀疏处理与二维脉动阵列流水线融合，并设计权重驻留与部分和复用的混合数据流，显著减少片外访存。本文为轻量级AI加速IP的设计提供了完整的工程参考。

第一章