程序设计与硬件实验-设计含异步清0和同步时钟使能的加法计数器.ppt

程序设计与硬件实验;LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT10IS

PORT(CLK,RST,EN:INSTD_LOGIC;

CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);

COUT:OUTSTD_LOGIC);

ENDCNT10;

ARCHITECTUREbehavOFCNT10IS

BEGIN

PROCESS(CLK,RST,EN)

VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

IFRST=1THENCQI:=(OTHERS=0);--计数器异步复位

ELSIFCLKEVENTANDCLK=1THEN--检测时钟上升沿

IFEN=1THEN--检测是否允许计数（同步使能）

IFCQI